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11. 发明申请

WO2006080065A1 記憶装置、およびその制御方法审中-公开
标题翻译：存储装置及其控制方法
公开(公告)号：WO2006080065A1
公开(公告)日：2006-08-03
申请号：PCT/JP2005/001094
申请日：2005-01-27
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 新林幸司
发明人：新林幸司
IPC分类号： G11C11/407
CPC分类号： G11C7/1051 , G11C7/106 , G11C7/1063 , G11C7/1066
摘要：　ＳＤＲモードの際（Ｓ／Ｄ＝Ｈ）、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移が内部クロックＣＫＩに応じて出力端子（Ｏ）に出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩに同期して、レディ信号ＲＤＹが出力される。また、ＤＤＲモードの際（Ｓ／Ｄ＝Ｌ）、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移に引き続く内部クロックＣＫＩに応じて出力端子（Ｏ）にトグル信号が出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩ以降、内部クロックＣＫＩに同期して、ストローブ信号ＤＱＳが出力される。データ状態報知端子（Ｘ）から、ＳＤＲモードでレディ信号ＲＤＹが出力され、ＤＤＲモードでストローブ信号ＤＱＳが出力される。
摘要翻译：在SDR模式（S / D = H）中，根据内部时钟（CKI）将数据状态优先确定信号（RDYO）的逻辑电平转换输出到输出端子（O）。准备信号（RDY）与数据状态优先确定信号（RDYO）的逻辑电平转换之后的内部时钟（CKI）同步输出。在DDR模式（S / D = L）中，根据数据状态优先判定信号（RDYO）的逻辑电平转换后的内部时钟（CKI）将触发信号输出到输出端子（O）。与数据状态优先确定信号（RDYO）的逻辑电平转换之后的内部时钟（CKI）之后的内部时钟（CKI）同步输出选通信号（DQS）。从数据状态通知终端（X）输出SDR模式中的就绪信号（RDY）和DDR模式中的选通信号（DQS）。

12. 发明申请

WO2003038832A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2003038832A1
公开(公告)日：2003-05-08
申请号：PCT/JP2002/010764
申请日：2002-10-16
申请人：日本電気株式会社 , 高橋弘行 , 中川敦
发明人：高橋弘行 , 中川敦
IPC分类号： G11C11/407
CPC分类号： G11C11/40615 , G11C7/20 , G11C11/406 , G11C11/4072 , G11C11/4074 , G11C11/4076 , G11C2207/2227 , G11C2211/4067 , G11C2211/4068
摘要： An operation control circuit for use in a pseudo−SRAM apparatus in which a deep standby mode and a standby mode are set, so as to reduce the time required for returning from the deep standby mode to the standby mode. When the deep standby mode is switched to the standby mode, first and second timer circuits (12, 14) are started and each of them outputs a timer output TN of a constant cycle required for self refresh and a timing signal TR of a cycle shorter than the self refresh cycle. A counter circuit (15) counts the output TR of the second timer circuit (14) from immediately after the deep standby mode is switched to the standby mode. When the count is matched with a set value, an operation mode switching signal C is output. A selection circuit (17) composed of a multiplexer is switched/controlled by the output of the counter circuit (15) so that it selects the TR until the count value is matched with the set value and the TN afterward for output.
摘要翻译：一种用于伪SRAM装置的操作控制电路，其中设置了深待机模式和待机模式，以便减少从深待机模式返回到待机模式所需的时间。当深度待机模式切换到待机模式时，启动第一和第二定时器电路（12,14），并且每个定时器电路都输出自刷新所需的恒定周期的定时器输出TN和周期短的定时信号TR 比自刷新循环。计数器电路（15）从深度待机模式切换到待机模式之后立即计数第二定时器电路（14）的输出TR。当计数与设定值相匹配时，输出运转模式切换信号C. 由多路复用器构成的选择电路（17）由计数器电路（15）的输出进行切换/控制，使其选择TR，直到计数值与设定值和TN之后匹配输出。

13. 发明申请

WO02069132A2 IMPROVED HIGH SPEED DATA CAPTURE CIRCUIT FOR A DIGITAL DEVICE 审中-公开
标题翻译：改进数字设备的高速数据捕获电路
公开(公告)号：WO02069132A2
公开(公告)日：2002-09-06
申请号：PCT/US0202758
申请日：2002-02-01
申请人： MICRON TECHNOLOGY INC
发明人： KEETH BRENT , MARTIN CHRIS G
IPC分类号： G06F1/10 , G06F7/00 , G06F12/00 , G06F13/16 , G11C11/407 , H01L21/822 , H01L27/04 , H03K5/15
CPC分类号： G06F7/00
摘要： A data capture circuit for an integrated circuit is disclosed which includes providing respective data paths between a latch and clock terminal and a latch and an associated data terminal, the length of each of the paths for a given latch device being approximately equal.
摘要翻译：公开了一种用于集成电路的数据捕获电路，其包括在锁存器和时钟端子与锁存器和相关联的数据端子之间提供各自的数据路径，用于给定锁存器件的每个路径的长度大致相等。

14. 发明申请

WO0185884A3 PREDICTIVE TIMING CALIBRATION FOR MEMORY DEVICES 审中-公开
标题翻译：用于存储器件的预测时序校准
公开(公告)号：WO0185884A3
公开(公告)日：2002-05-23
申请号：PCT/US0114658
申请日：2001-05-07
申请人： MICRON TECHNOLOGY INC
发明人： KEETH BRENT , JOHNSON BRIAN
IPC分类号： G11C11/407 , G11C7/10 , G11C11/4076 , G06F13/16
CPC分类号： G11C11/4076 , G11C7/1072 , G11C2207/2254
摘要： The present invention provides a unique way of using a 2 bit synchronization pattern to obtain a faster and more reliable calibration of multiple data paths in a memory system. If the 2 bit synchronization pattern is generated with a known clock phase relationship, then the data-to-clock phase alignment can be determined using simple decode logic to predict the next m-bits from a just-detected m-bits. If the succeeding m-bit pattern does not match the predicted pattern, then the current data-to-clock alignment fails for a particular delay value adjustment in the data path undergoing alignment, and the delay in that data path is adjusted to a new value. The invention also ensures that data alignment will occur to a desired edge of the clock signal, e.g., a positive going edge, by forcing a failure of all predicted m-bit patterns which are associated with an undesired edge, e.g., a negative going edge, of the clock signal.
摘要翻译：本发明提供使用2＆lt; N＆gt;位同步模式以获得存储器系统中的多个数据路径的更快更可靠的校准的独特方式。如果以已知的时钟相位关系产生2 位同步模式，则可以使用简单的解码逻辑来确定数据到时钟相位对准，以便从刚刚检测到的m位来预测下一个m位。如果后续的m位模式与预测模式不匹配，则对于经历对准的数据路径中的特定延迟值调整，当前数据对时钟对准失败，并且该数据路径中的延迟被调整到新值。本发明还确保通过强制与不期望的边缘相关联的所有预测的m位模式的故障（例如，正向沿），时钟信号的期望边缘（例如，正向边缘）将发生数据对准的时钟信号。

15. 发明申请

WO0143135A9 A PREFETCH WRITE DRIVER FOR A RANDOM ACCESS MEMORY 审中-公开
标题翻译：用于随机访问存储器的前缀写入驱动器
公开(公告)号：WO0143135A9
公开(公告)日：2002-05-16
申请号：PCT/US0032921
申请日：2000-12-05
申请人： INFINEON TECHNOLOGIES CORP , IBM
发明人： HANSON DAVID R , KIRIHATA TOSHIAKI , MUELLER GERHARD
IPC分类号： G11C11/409 , G11C7/10 , G11C11/407 , H03K17/22 , H03K19/0175
CPC分类号： G11C7/1072 , G11C7/1078
摘要： A prefetch input write driver for a random access memory (RAM) and a RAM including the prefetch input write driver. The prefetch input write driver is especially for a synchronous dynamic RAM (SDRAM). The prefetch input write driver includes a data input stage receiving data, an enable stage receiving a corresponding data enable, and a write driver providing received data to a memory array in response to a write signal and the corresponding enable stage state. The data stage and the enable stage may each include two or more series connected three state drivers and a latch at the output of each three state driver. As data passes through the data stage a corresponding enable state is passed through the enable stage. Data is passed to the RAM array if the enable state indicates that data in the data stage is to be written into the array.
摘要翻译：用于随机存取存储器（RAM）的预取输入写入驱动器和包括预取输入写入驱动器的RAM。预取输入写入驱动器特别适用于同步动态RAM（SDRAM）。预取输入写入驱动器包括数据输入级接收数据，使能级接收对应的数据使能，以及写入驱动器，响应于写入信号和相应的使能级状态向存储器阵列提供接收到的数据。数据级和使能级可以各自包括两个或更多个串联连接的三状态驱动器和每个三状态驱动器的输出端的锁存器。当数据通过数据阶段时，相应的使能状态通过使能阶段。如果使能状态指示要将数据级中的数据写入阵列，则将数据传递到RAM阵列。

16. 发明申请

WO02017325A1 METHOD AND APPARATUS FOR CROSSING CLOCK DOMAIN BOUNDARIES 审中-公开
标题翻译：交叉时域域边界的方法和装置
公开(公告)号：WO02017325A1
公开(公告)日：2002-02-28
申请号：PCT/US2001/025955
申请日：2001-08-21
IPC分类号： G11C11/407 , G11C7/10 , G11C7/22 , G11C11/401 , G11C11/4076 , G11C11/4096
CPC分类号： G11C7/222 , G11C7/04 , G11C7/1072 , G11C7/22 , G11C11/4076
摘要： A method and apparatus that expands the data envelope of captured data to a predetermined number of clocks cycles. The predetermined number of clock cycles is large enough to ensure that an internally generated master clock edge remains within the data envelope over the entire operating range. This way, captured data remains valid and can be properly transferred to the master clock domain from a capture clock domain despite temperature and voltage variations that may effect the timing of the memory device.
摘要翻译：一种将捕获数据的数据包络扩展到预定数量的时钟周期的方法和装置。预定数量的时钟周期足够大，以确保内部产生的主时钟沿在整个工作范围内保持在数据包络内。这样，捕获的数据保持有效，并且可以从捕获时钟域正确地传送到主时钟域，尽管可能影响存储器件的时序的温度和电压变化。

17. 发明申请

WO02005283A1 METHOD AND APPARATUS FOR SYNCHRONIZATION OF ROW AND COLUMN ACCESS OPERATIONS 审中-公开
标题翻译：用于同步线和列的访问操作的方法和装置
公开(公告)号：WO02005283A1
公开(公告)日：2002-01-17
申请号：PCT/CA2001/000990
申请日：2001-07-06
IPC分类号： G11C11/419 , G11C7/22 , G11C8/18 , G11C11/407 , G11C11/4076 , G11C11/408 , G11C11/409
CPC分类号： G11C7/1072 , G11C7/08 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/4076 , G11C11/4087 , G11C11/4091 , G11C2207/002 , G11C2207/065 , G11C2207/2281
摘要： A circuit for synchronizing row and column access operations in a semiconductor memory having an array of bit lines pairs, word lines, memory cells, sense amplifiers, and a sense amplifier power supply circuit for powering the sense amplifiers, the circuit comprising, a first delay circuit for delaying a word line timing pulse by a first predetermined period, a first logic circuit for logically combining the word line timing pulse and the delayed word line timing pulse to produce a sense amplifier enable signal, for enabling a sense amplifier power supply circuit, a second delay circuit for delaying the word line timing pulse by a second predetermined period, and a second logic circuit for logically combining the word line timing pulse and the second delayed word line timing pulse to produce a column select enable signal, for enabling selected ones of a plurality of column access devices wherein the second predetermined time period is selected so that ones of a plurality of column access devices are activated after the sense amplifier power supply circuit is enabled.
摘要翻译：一种用于在半导体存储器中同步行和列存取操作的电路，该半导体存储器具有阵列的位线对，字线，存储单元，读出放大器和用于为读出放大器供电的读出放大器电源电路，该电路包括第一延迟用于将字线定时脉冲延迟第一预定周期的电路，用于逻辑地组合字线定时脉冲和延迟字线定时脉冲以产生读出放大器使能信号的第一逻辑电路，用于使读出放大器电源电路，用于将字线定时脉冲延迟第二预定周期的第二延迟电路和用于逻辑组合字线定时脉冲和第二延迟字线定时脉冲以产生列选择使能信号的第二逻辑电路，多个列访问装置，其中选择第二预定时间段，使得多个列访问装置中的一个在读出放大器电源电路使能后，ss器件被激活。

18. 发明申请

WO01098880A1 HIGH-SPEED MEMORY SYSTEM 审中-公开
标题翻译：高速存储系统
公开(公告)号：WO01098880A1
公开(公告)日：2001-12-27
申请号：PCT/JP2001/005270
申请日：2001-06-20
IPC分类号： G06F3/00 , G06F12/00 , G06F13/16 , G11C7/10 , G11C11/401 , G11C11/407
CPC分类号： G11C7/1057 , G06F13/1684 , G11C7/10 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1066 , G11C7/1078 , G11C7/1084 , G11C7/1087
摘要： A memory system has a memory controller (101) and memories (104). The memories (104) are connected to an end of a bus (106) connected to the memory controller (101) through a switch (103). The switch (103) is for controlling the memories (104). The reflection and load on the bus (106) is suppressed, thereby increasing the data transmission rate.
摘要翻译：存储器系统具有存储器控制器（101）和存储器（104）。存储器（104）通过开关（103）连接到连接到存储器控制器（101）的总线（106）的一端。开关（103）用于控制存储器（104）。总线（106）上的反射和负载被抑制，从而增加数据传输速率。

19. 发明申请

WO01016958A1 DOUBLE DATA RATE SCHEME FOR DATA OUTPUT 审中-公开
标题翻译：用于数据输出的双重数据速率方案
公开(公告)号：WO01016958A1
公开(公告)日：2001-03-08
申请号：PCT/US2000/024283
申请日：2000-08-31
IPC分类号： G06F12/00 , G11C7/10 , G11C11/407
CPC分类号： G11C7/1051 , G11C7/1039 , G11C7/1066
摘要： Systems, devices, and methods. A double data rate memory device includes a storage element, a first pipeline, and a second pipeline. The pipelines are connected to the storage unit to pass or output data on rising and falling edges of an external clock signal. The device permits data transferring at dual data rates. Another memory device includes a storage element and a plurality of pipelines for transferring data. The plurality of pipelines each pass data on different events.
摘要翻译：系统，设备和方法。双数据速率存储装置包括存储元件，第一管线和第二管线。管线连接到存储单元以在外部时钟信号的上升沿和下降沿传递或输出数据。该设备允许以双数据速率传输数据。另一存储器件包括用于传送数据的存储元件和多个管线。多个管道各自传递关于不同事件的数据。

20. 发明申请

WO00042612A1 INTEGRATED MEMORY 审中-公开
标题翻译：集成内存
公开(公告)号：WO00042612A1
公开(公告)日：2000-07-20
申请号：PCT/DE2000/000025
申请日：2000-01-03
IPC分类号： G11C11/408 , G11C7/06 , G11C7/10 , G11C11/22 , G11C11/407 , G11C11/409
CPC分类号： G11C7/06 , G11C7/1048 , G11C11/22
摘要： An integrated memory comprising m > 1 bit lines (BL0..3) that are connected to an input of a read-write amplifier (SA) via a switching element (T1) whereby only one switching element (T1) is conductively connected for each read or write access. The memory is provided with a switching unit (C) that influences read or write access occurring by means of the read-write amplifier (SA) and bit lines (BL0..3), whereby said unit is provided with an activation input. A column-end decoder (DEC) comprises a first decoder stage (A) and m second decoder stages (N). The outputs (LCSL0..3) of the second decoder stages (N) are connected to a control input for each of the switching elements (T1). The output (GCSL0) of the first decoder stage (A) is connected to the activation input of the switching unit (C).
摘要翻译：集成的存储器包括M> 1条的位线（BL0..3），其经由相应的开关元件（T1）到一读出放大器（SA）的一个输入相连接，仅在每次读或写访问的开关元件中的一个（T1）已打开。该存储器包括用于影响在读出放大器（SA）和位线（BL0..3）发生的读取或写入访问，其具有激活输入的电路单元（C）。列译码器（DEC）包括：第一解码器级（A）和m个第二解码级（N）。第二解码器级（N）的输出端（LCSL0..3）被连接到各开关元件（T1）的控制输入端。输出第一解码器级的（GCSL0）（A）被分别连接到（C）的电路单元的激活输入，。

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