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11. 发明申请

WO2009140612A1 TESTING A MEMORY DEVICE HAVING FIELD EFFECT TRANSISTORS SUBJECT TO THRESHOLD VOLTAGE SHIFTS CAUSED BY BIAS TEMPERATURE INSTABILITY 审中-公开
标题翻译：测试具有由偏置温度不稳定性引起的阈值电压变化的场效应晶体管的存储器件
公开(公告)号：WO2009140612A1
公开(公告)日：2009-11-19
申请号：PCT/US2009/044171
申请日：2009-05-15
申请人： QUALCOMM INCORPORATED , CHEN, Nan , LEE, Sian-Yee, Sean , JUNG, Seong-Ook , WANG, Zhongze
发明人： CHEN, Nan , LEE, Sian-Yee, Sean , JUNG, Seong-Ook , WANG, Zhongze
IPC分类号： G11C29/10 , G11C29/50
CPC分类号： G11C29/50 , G11C11/41 , G11C29/10 , G11C29/12005
摘要： A supply voltage is set for a memory device at a first supply voltage level. Test data is written to the memory device at the first supply voltage level in response to setting the supply voltage. The supply voltage is decreased for the memory device to a second supply voltage level below the first supply voltage level in response to writing the test data. The test data is read from the memory device at the second supply voltage level in response to decreasing the supply voltage. The supply voltage is increased for the memory device to a third supply voltage level above the second supply voltage level in response to reading the test data. The test data is read from the memory device at the third supply voltage level in response to increasing the supply voltage. The test data written to the memory device at the first supply voltage level is compared to the test data read from the memory device at the third supply voltage level in response to reading the test data from the memory device at the third supply voltage level.
摘要翻译：在第一电源电压电平下为存储器件设置电源电压。响应于设置电源电压，以第一电源电压电平将测试数据写入存储器件。响应于写入测试数据，存储器件的电源电压降低到低于第一电源电压电平的第二电源电压电平。响应于降低电源电压，在第二电源电压电平下从存储器件读取测试数据。响应于读取测试数据，存储器件的电源电压增加到高于第二电源电压电平的第三电源电压电平。响应于增加电源电压，在第三电源电压电平下从存储器件读取测试数据。响应于以第三电源电压从存储器件读取测试数据，将以第一电源电压电平写入存储器件的测试数据与从第三电源电压电平读出的测试数据进行比较。

12. 发明申请

WO2009133553A1 NON-VOLATILE MULTILEVEL MEMORY WITH ADAPTIVE SETTING OF REFERENCE VOLTAGE LEVELS FOR PROGRAM, VERIFY AND READ 审中-公开
标题翻译：具有自适应设置参考电压水平的非易失性多通道存储器，用于程序，验证和读取
公开(公告)号：WO2009133553A1
公开(公告)日：2009-11-05
申请号：PCT/IL2009/000449
申请日：2009-04-27
申请人： SANDISK IL LTD. , MURIN, Mark , LASSER, Menahem
发明人： MURIN, Mark , LASSER, Menahem
IPC分类号： G11C29/02 , G11C29/50 , G11C11/56
CPC分类号： G11C29/02 , G11C11/5628 , G11C16/04 , G11C29/021 , G11C29/028 , G11C29/50 , G11C29/50004
摘要： A non-volatile memory device is accessed using voltages which are customized to the device, and/or to portions of the device, such as blocks or word lines of non- volatile storage elements. The accessing can include programming, verifying or reading. By customizing the voltages, (Vpgtn,vV) performance can be optimized, including addressing changes in threshold voltage which are caused by program disturb. In one approach, different sets of storage elements in a memory device are programmed with random test data. A threshold voltage distribution is determined for the different sets of storage elements. A set of voltages (Vpgm, Vv) is determined based on the threshold voltage distribution, and stored in a non-volatile storage location for subsequent use in accessing the different sets of storage elements. The set of voltages may be determined at the time of manufacture for subsequent use in accessing data by the end user.
摘要翻译：使用对设备定制的电压和/或设备的部分（诸如非易失性存储元件的块或字线）访问非易失性存储器件。访问可以包括编程，验证或阅读。通过定制电压，可以优化（Vpgtn，vV）性能，包括寻址由程序干扰引起的阈值电压变化。在一种方法中，存储器件中的不同存储元件组被编程为随机测试数据。确定不同组的存储元件的阈值电压分布。基于阈值电压分布来确定一组电压（Vpgm，Vv），并将其存储在非易失性存储位置中，用于随后用于访问不同组的存储元件。可以在制造时确定该组电压以供随后在最终用户访问数据中使用。

13. 发明申请

WO2009085722A3 ELECTRICAL ERASABLE PROGRAMMABLE MEMORY TRANSCONDUCTANCE TESTING 审中-公开
标题翻译：电可擦除可编程存储器的交叉测试
公开(公告)号：WO2009085722A3
公开(公告)日：2009-09-03
申请号：PCT/US2008086915
申请日：2008-12-16
申请人： FREESCALE SEMICONDUCTOR INC , EGUCHI RICHARD K , HE CHEN , SYZDEK RONALD J
发明人： EGUCHI RICHARD K , HE CHEN , SYZDEK RONALD J
IPC分类号： G06F11/22 , G06F11/26 , G06F11/263
CPC分类号： G11C29/50 , G11C16/04 , G11C2029/5002 , G11C2029/5006
摘要： A test method determines if an array (103) of a Flash EEPROM circuit (101) has a bit cell (105, 107, 109, 111) with a transconductance (gm) that is deficient. The method preconditions all bit cells (403, 405, 407) of the array to a particular programmed state and then determines whether any of the bit cells exhibit undesirable operating characteristics by reading (411) each bit cell to determine (413) whether its transconductance is less than desirable.
摘要翻译：测试方法确定闪存EEPROM电路（101）的阵列（103）是否具有不足的跨导（gm）的位单元（105,107,109,111）。该方法将阵列的所有位单元（403,405,407）预处理到特定的编程状态，然后通过读取（411）每个位单元来确定（413）其跨导是否存在不期望的操作特性不太理想。

14. 发明申请

WO2009078006A2 APPARATUS FOR CODING AT A PLURALITY OF RATES IN MULTI-LEVEL FLASH MEMORY SYSTEMS, AND METHODS USEFUL IN CONJUNCTION THEREWITH 审中-公开
标题翻译：用于在多级闪速存储器系统中的多个速率进行编码的装置，以及与之相关的方法
公开(公告)号：WO2009078006A2
公开(公告)日：2009-06-25
申请号：PCT/IL2008/001243
申请日：2008-09-17
申请人： DENSBITS TECHNOLOGIES LTD. , WEINGARTEN, Hanan , LEVY, Shmuel , BAR, Ilan
发明人： WEINGARTEN, Hanan , LEVY, Shmuel , BAR, Ilan
IPC分类号： G06F12/02
CPC分类号： G11C16/10 , G06F11/1072 , G11C7/1006 , G11C11/5628 , G11C29/00 , G11C29/028 , G11C29/50 , G11C2029/0411 , G11C2029/5002
摘要： A method and system for writing in flash memory, the system operative for, and the method comprising, writing data onto a plurality of logical pages characterized by a plurality of different probabilities of error respectively, the writing including encoding data intended for each of the plurality of physical pages using a redundancy code with a different code rate for each individual physical page, the code rate corresponding to the probability of error in the individual logical page.
摘要翻译：一种写入闪速存储器的方法和系统，该系统的操作方法和方法包括：将数据分别写入多个不同的误差概率的多个逻辑页面上，该写入包括用于多个不同的错误概率的编码数据的物理页面使用具有针对每个单独物理页面的不同代码率的冗余代码，该代码速率对应于各个逻辑页面中的错误概率。

15. 发明申请

WO2009070635A1 ANALOG ACCESS CIRCUIT FOR VALIDATING CHALCOGENIDE MEMORY CELLS 审中-公开
标题翻译：用于验证氯化碳存储器电池的模拟访问电路
公开(公告)号：WO2009070635A1
公开(公告)日：2009-06-04
申请号：PCT/US2008/084784
申请日：2008-11-26
申请人： BAE SYSTEMS INFORMATION AND ELECTRONIC SYSTEMS INTEGRATION INC. , OVONYX, INC. , LI, Bin , BUMGARNER, Adam
发明人： LI, Bin , BUMGARNER, Adam
IPC分类号： G11C29/00
CPC分类号： G11C13/004 , G11C13/0004 , G11C27/005 , G11C29/026 , G11C29/1201 , G11C29/50 , G11C2013/0054 , G11C2029/5006
摘要： A read reference circuit for a sense amplifier within a chalcogenide memory device is disclosed. The read reference circuit provides a reference voltage level to the sense amplifier for distinguishing between a logical "0" state and a logical "1" state within a chalcogenide memory cell. In conjunction with a precharge circuit, the read reference circuit generates a selectable read reference current to the sense amplifier in order to detect the logical state of the chalcogenide memory cell. The precharge circuit precharges the bitlines of the chalcogenide memory cell before the sense amplifier detects the logical state of the chalcogenide memory cell.
摘要翻译：公开了一种用于硫族化物存储器件内的读出放大器的读取参考电路。读取参考电路向读出放大器提供参考电压电平，用于区分硫属化物存储单元内的逻辑“0”状态和逻辑“1”状态。结合预充电电路，读取的参考电路产生可读的读取参考电流到读出放大器，以便检测硫族化物存储单元的逻辑状态。预充电电路在读出放大器检测到硫族化物存储单元的逻辑状态之前对硫族化物存储单元的位线进行预充电。

16. 发明申请

WO2008121426A3 TESTING FOR SRAM MEMORY DATA RETENTION 审中-公开
标题翻译：用于SRAM存储器数据保留的测试
公开(公告)号：WO2008121426A3
公开(公告)日：2009-01-15
申请号：PCT/US2008051592
申请日：2008-01-22
申请人： ANALOG DEVICES INC , EBY MICHAEL D , MIKOL GREGORY P , DEMARIS JAMES E
发明人： EBY MICHAEL D , MIKOL GREGORY P , DEMARIS JAMES E
IPC分类号： G11C7/00
CPC分类号： G11C29/50 , G11C11/41 , G11C29/50016
摘要： A method of testing a memory cell includes generating a logic low signal, generating a logic high signal, reducing the logic high signal to a level corresponding to the logic low signal plus an offset to produce a reduced logic high signal, providing the logic low signal and the reduced logic high signal to a memory cell, allowing the memory cell to achieve a memory state, and testing the memory cell to determine if the memory state is an expected memory state. A memory array has an array of memory blocks, a write select circuit to provide write data to the array of memory blocks, and a data retention test circuit to reduce write data having a level corresponding to a logic high to a level corresponding to a logic low plus an offset.
摘要翻译：测试存储器单元的方法包括产生逻辑低信号，产生逻辑高信号，将逻辑高电平信号降低到与逻辑低电平信号相加的电平加偏移以产生降低的逻辑高电平信号，提供逻辑低电平信号并且将降低的逻辑高信号传送到存储器单元，允许存储器单元实现存储器状态，以及测试存储器单元以确定存储器状态是否是预期的存储器状态。存储器阵列具有存储块阵列，用于向存储块阵列提供写入数据的写选择电路，以及数据保持测试电路，用于将具有与逻辑高对应的电平的写入数据减少至对应于逻辑的电平低加偏移。

17. 发明申请

WO2008121426A9 TESTING FOR SRAM MEMORY DATA RETENTION 审中-公开
标题翻译：测试SRAM存储器数据保留
公开(公告)号：WO2008121426A9
公开(公告)日：2008-11-27
申请号：PCT/US2008051592
申请日：2008-01-22
申请人： ANALOG DEVICES INC , EBY MICHAEL D , MIKOL GREGORY P , DEMARIS JAMES E
发明人： EBY MICHAEL D , MIKOL GREGORY P , DEMARIS JAMES E
IPC分类号： G11C7/00
CPC分类号： G11C29/50 , G11C11/41 , G11C29/50016
摘要： A method of testing a memory cell includes generating a logic low signal, generating a logic high signal, reducing the logic high signal to a level corresponding to the logic low signal plus an offset to produce a reduced logic high signal, providing the logic low signal and the reduced logic high signal to a memory cell, allowing the memory cell to achieve a memory state, and testing the memory cell to determine if the memory state is an expected memory state. A memory array has an array of memory blocks, a write select circuit to provide write data to the array of memory blocks, and a data retention test circuit to reduce write data having a level corresponding to a logic high to a level corresponding to a logic low plus an offset.
摘要翻译：一种测试存储器单元的方法包括产生逻辑低信号，产生逻辑高信号，将逻辑高信号减小到对应于逻辑低信号加上偏移的电平以产生减小的逻辑高信号，提供逻辑低信号以及降低的逻辑高信号到存储器单元，从而允许存储器单元实现存储器状态，并且测试存储器单元以确定存储器状态是否是预期的存储器状态。存储器阵列具有存储器块阵列，向存储器块阵列提供写入数据的写入选择电路，以及数据保持测试电路，用于将具有对应于逻辑高的电平的写入数据减少到对应于逻辑低加上抵消。

18. 发明申请

WO2008133040A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008133040A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/057158
申请日：2008-04-11
申请人：株式会社ルネサステクノロジ , 鈴木州彦 , 藤戸正道 , 水野真
发明人：鈴木州彦 , 藤戸正道 , 水野真
IPC分类号： G11C29/04 , G01R31/28 , G11C16/06 , G11C17/00
CPC分类号： G11C16/0408 , G01R31/3004 , G11C11/41 , G11C29/50 , G11C2029/5006 , H01L22/14
摘要：　昇圧回路（４０）の昇圧電圧を受けるトランジスタ（Ｑｄｓ）にゲート破壊によるリーク電流を生じているか否かを検出するために、前記昇圧回路の昇圧動作が停止された状態で、外部電源電圧を受けて前記昇圧回路の昇圧電圧出力ノード（ＢＮ＿１）に定電流を供給する定電流回路（４６）と、前記定電流回路からの電流供給によって変化される前記昇圧電圧出力ノードの電圧をリファレンス電圧（Ｖｒｅｆ）と比較する比較回路（４７）とを設ける。比較回路により、昇圧電圧出力ノードの電圧が電源電圧よりも低い所定の電圧になったとき、前記リーク電流が発生していると判定することができる。これにより、高電圧を受けるトランジスタの破壊によって生ずるリーク電流を効率的に検出することができる。
摘要翻译：为了检测在接收升压电路（40）的升压电压的晶体管（Qds）中是否产生漏电流，半导体器件包括：恒流电路（46），其接收外部电源电压并且当升压电路的升压操作处于停止状态时，向升压电路的升压电压输出节点（BN_1）供给恒定电流; 以及比较电路（47），其执行由恒定电流电路的电源变化的升压电压输出节点电压与基准电压（Vref）之间的比较。当比较电路确定升压电压输出节点电压是低于电源电压的预定电压时，可以判断产生泄漏电流。因此，可以有效地检测由接收高电压的晶体管的破坏而产生的漏电流。

19. 发明申请

WO2008042201A2 MEMORY WRITE TIMING SYSTEM 审中-公开
标题翻译：存储器写入时序系统
公开(公告)号：WO2008042201A2
公开(公告)日：2008-04-10
申请号：PCT/US2007/020819
申请日：2007-09-27
申请人： ANALOG DEVICES, INC. , HOLLIS, Paul, W. , LATTIMORE, George, W.
发明人： HOLLIS, Paul, W. , LATTIMORE, George, W.
IPC分类号： G11C11/00 , G11C7/00
CPC分类号： G11C29/50 , G11C7/02 , G11C7/04 , G11C7/1078 , G11C7/1096 , G11C7/14 , G11C7/22 , G11C11/4076 , G11C11/4096 , G11C11/41 , G11C29/028 , G11C29/24 , G11C29/50012
摘要： A memory write timing system includes a modified memory bitcell including a storage device and a write/read circuit for writing/reading data to/from the storage device; and an output circuit for detecting the current state of the storage device.
摘要翻译：存储器写入定时系统包括：修改的存储器位单元，包括存储装置和用于向存储装置写入/读取数据的写/读电路; 以及用于检测存储装置的当前状态的输出电路。

20. 发明申请

WO2007089937A2 HIGH-SPEED CAPACITOR LEAKAGE MEASUREMENT SYSTEMS AND METHODS 审中-公开
标题翻译：高速电容漏电测量系统和方法
公开(公告)号：WO2007089937A2
公开(公告)日：2007-08-09
申请号：PCT/US2007/002976
申请日：2007-01-29
申请人： APPLIED PRECISION, LLC , CORULLI, Charles , OLMSTEAD, Gregory , SNOW, Donald, B.
发明人： CORULLI, Charles , OLMSTEAD, Gregory , SNOW, Donald, B.
IPC分类号： G01R31/01
CPC分类号： G01R31/028 , G01R31/27 , G11C29/50 , G11C29/50016 , G11C2029/5002
摘要： Systems and methods according to aspects of the present invention are described. The systems and methods enable charging, soaking, and measuring of capacitors to be conducted quickly. Charging and soaking typically occurs in parallel and certain embodiments facilitate the measuring of capacitor leakage by sequentially disconnecting each capacitor and measuring the time for voltage on the capacitor to reach a predetermined threshold. Further, all capacitors can be disconnected from a charging source simultaneously and voltages can be measured for each capacitor simultaneously. Monitoring can be periodic in nature. Substantial time savings in the calculation device of leakage values and parameters can be attained.
摘要翻译：描述了根据本发明的各方面的系统和方法。该系统和方法使电容器的充电，浸泡和测量能够快速进行。充电和均热通常并行发生，并且某些实施例通过顺序断开每个电容器并测量电容器上的电压达到预定阈值的时间来促进电容器泄漏的测量。此外，所有电容器可以同时从充电源断开，并且可以同时测量每个电容器的电压。监测可以是周期性的。在泄漏值和参数的计算设备上可以节省大量时间。

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