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    • 6. 发明申请
      US20110149631A1 Rewritable Memory Device with Multi-Level, Write-Once Memory Cells 有权
    • Rewritable Memory Device with Multi-Level, Write-Once Memory Cells
    • 具有多级，一次写入存储单元的可重写存储器件
    • US20110149631A1
    • 2011-06-23
    • US12643561
    • 2009-12-21
    • Roy E. Scheuerlein , Luca Fasoli
    • Roy E. Scheuerlein , Luca Fasoli
    • G11C17/00 , G11C7/00
    • G11C11/5692 , G11C16/349 , G11C17/16 , G11C2211/5641 , G11C2211/5646
    • The embodiments described herein are directed to a memory device with multi-level, write-once memory cells. In one embodiment, a memory device has a memory array comprising a plurality of multi-level write-once memory cells, wherein each memory cell is programmable to one of a plurality of resistivity levels. The memory device also contains circuitry configured to select a group of memory cells from the memory array, and read a set of flag bits associated with the group of memory cells. The set of flag bits indicate a number of times the group of memory cells has been written to. The circuitry is also configured to select a threshold read level appropriate for the number of times the group of memory cells has been written to, and for each memory cell in the group, read the memory cell as an unprogrammed single-bit memory cell or as a programmed single-bit memory cell based on the selected threshold read level.
    • 这里描述的实施例涉及具有多级，一次写入存储器单元的存储器件。 在一个实施例中，存储器装置具有包括多个多级一次写入存储器单元的存储器阵列，其中每个存储器单元可编程为多个电阻率水平中的一个。 存储器件还包含被配置为从存储器阵列中选择一组存储器单元的电路，并且读取与该组存储器单元相关联的一组标志位。 该组标志位指示存储器单元组被写入的次数。 电路还被配置为选择适合于已经写入存储器单元组的次数的阈值读取电平，并且对于组中的每个存储器单元，读取作为未编程的单位存储器单元的存储器单元或者作为 基于所选择的阈值读取电平的编程的单位存储器单元。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明授权
      US07177183B2 Multiple twin cell non-volatile memory array and logic block structure and method therefor 有权
    • Multiple twin cell non-volatile memory array and logic block structure and method therefor
    • 多个单元非易失性存储器阵列及其逻辑块结构及其方法
    • US07177183B2
    • 2007-02-13
    • US10675212
    • 2003-09-30
    • Roy E. Scheuerlein , Luca Fasoli , Mark G. Johnson
    • Roy E. Scheuerlein , Luca Fasoli , Mark G. Johnson
    • G11C16/04
    • G11C15/046 , G11C8/10 , G11C8/14 , G11C16/10 , G11C16/16
    • Extremely dense memory cell structures provide for new array structures useful for implementing memory and logic functions. An exemplary non-volatile memory array includes a first plurality of X-lines configured to be logically identical in a read mode of operation, and each associated with a first Y-line group numbering at least one Y-line. Each of the first plurality of X-lines may also be associated with a second Y-line group numbering at least one Y-line. In some embodiments, the first and second Y-Line groups are simultaneously selectable in a read mode and, when so selected, are respectively coupled to true and complement inputs of a sense amplifier circuit. Such Y-line groups may number only one Y-line, or may number more than one Y-line. Many types of memory cells may be used, such as various passive element cells and EEPROM cells, in both 2D or 3D memory arrays. Such arrays may be configured as a memory to store data, or configured to perform threshold logic, or configured as a content addressable memory array.
    • 非常密集的存储单元结构提供了用于实现内存和逻辑功能的新数组结构。 示例性非易失性存储器阵列包括被配置为在读取操作模式下在逻辑上相同的第一多个X线，并且每个X线与与至少一个Y线编号的第一Y线组相关联。 第一多个X线中的每一个也可以与编号至少一个Y线的第二Y线组相关联。 在一些实施例中，第一和第二Y线组可以以读取模式同时选择，并且当这样选择时，它们分别耦合到读出放大器电路的真实和补码输入。 这样的Y线组可以仅编号一条Y线，或者可以编号多于一条Y线。 可以在2D或3D存储器阵列中使用许多类型的存储单元，例如各种无源元件单元和EEPROM单元。 这样的阵列可以被配置为存储数据，或被配置为执行阈值逻辑或被配置为内容可寻址存储器阵列的存储器。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US08149607B2 Rewritable memory device with multi-level, write-once memory cells 有权
    • Rewritable memory device with multi-level, write-once memory cells
    • 具有多级，一次写入存储单元的可重写存储器件
    • US08149607B2
    • 2012-04-03
    • US12643561
    • 2009-12-21
    • Roy E. Scheuerlein , Luca Fasoli
    • Roy E. Scheuerlein , Luca Fasoli
    • G11C17/00
    • G11C11/5692 , G11C16/349 , G11C17/16 , G11C2211/5641 , G11C2211/5646
    • The embodiments described herein are directed to a memory device with multi-level, write-once memory cells. In one embodiment, a memory device has a memory array comprising a plurality of multi-level write-once memory cells, wherein each memory cell is programmable to one of a plurality of resistivity levels. The memory device also contains circuitry configured to select a group of memory cells from the memory array, and read a set of flag bits associated with the group of memory cells. The set of flag bits indicate a number of times the group of memory cells has been written to. The circuitry is also configured to select a threshold read level appropriate for the number of times the group of memory cells has been written to, and for each memory cell in the group, read the memory cell as an unprogrammed single-bit memory cell or as a programmed single-bit memory cell based on the selected threshold read level.
    • 这里描述的实施例涉及具有多级，一次写入存储器单元的存储器件。 在一个实施例中，存储器装置具有包括多个多级一次写入存储器单元的存储器阵列，其中每个存储器单元可编程为多个电阻率水平中的一个。 存储器件还包含被配置为从存储器阵列中选择一组存储器单元的电路，并且读取与该组存储器单元相关联的一组标志位。 该组标志位指示存储器单元组被写入的次数。 电路还被配置为选择适合于已经写入存储器单元组的次数的阈值读取电平，并且对于组中的每个存储器单元，读取作为未编程的单位存储器单元的存储器单元或者作为 基于所选择的阈值读取电平的编程的单位存储器单元。
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    • 10. 发明申请
      US20120106253A1 THREE-DIMENSIONAL MEMORY DEVICE INCORPORATING SEGMENTED ARRAY LINE MEMORY ARRAY 有权
    • THREE-DIMENSIONAL MEMORY DEVICE INCORPORATING SEGMENTED ARRAY LINE MEMORY ARRAY
    • 配有SEGMENTED阵列线记忆阵列的三维存储器件
    • US20120106253A1
    • 2012-05-03
    • US13348336
    • 2012-01-11
    • Roy E. Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • Roy E. Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • G11C5/06 , G11C16/04
    • G11C7/18 , G11C16/0416 , G11C16/0466 , G11C17/12 , G11C17/18 , G11C2213/71 , G11C2213/77 , Y10S257/91
    • A three-dimensional (3D) high density memory array includes multiple layers of segmented bit lines (i.e., sense lines) with segment switch devices within the memory array that connect the segments to global bit lines. The segment switch devices reside on one or more layers of the integrated circuit, preferably residing on each bit line layer. The global bit lines reside preferably on one layer below the memory array, but may reside on more than one layer. The bit line segments preferably share vertical connections to an associated global bit line. In certain EEPROM embodiments, the array includes multiple layers of segmented bit lines with segment connection switches on multiple layers and shared vertical connections to a global bit line layer. Such memory arrays may be realized with much less write-disturb effects for half selected memory cells, and may be realized with a much smaller block of cells to be erased.
    • 三维（3D）高密度存储器阵列包括多个分段位线（即感测线），其中存储器阵列内的段切换器件将段连接到全局位线。 分段交换设备驻留在集成电路的一个或多个层上，优选地驻留在每个位线层上。 全局位线优选地位于存储器阵列下方的一个层上，但可驻留在多于一个层上。 位线段优选地共享到相关联的全局位线的垂直连接。 在某些EEPROM实施例中，该阵列包括多层分段位线，其中多层具有段连接开关，并且共享与全局位线层的垂直连接。 这样的存储器阵列可以通过对于半选择的存储器单元的更少的写入干扰效应来实现，并且可以用要被擦除的小得多的单元块来实现。
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