专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

US06828638B2 Decoupling capacitors for thin gate oxides 有权
标题翻译：薄栅氧化物去耦电容器
公开(公告)号：US06828638B2
公开(公告)日：2004-12-07
申请号：US09469406
申请日：1999-12-22
申请人： Ali Keshavarzi , Vivek K. De , Tanay Karnik , Rajendran Nair
发明人： Ali Keshavarzi , Vivek K. De , Tanay Karnik , Rajendran Nair
IPC分类号： H01L2976
CPC分类号： H01L27/0805 , H01L29/94 , H01L2924/0002 , H01L2924/00
摘要： In some embodiments, the invention involves a die having a first conductor carrying a power supply voltage and a second conductor carrying a ground voltage. A semiconductor capacitor operating in depletion mode is coupled between the first and second conductors to provide decoupling capacitance between the first and second conductors, the semiconductor capacitor having a gate voltage. Various configurations may be used including: n+ gate poly and n+ source/drain regions in an n-body; p+ gate poly and n+ source/drain regions in an n-body; p+ gate poly and p+ source/drain regions in an n-body; p+ gate poly and p+ source/drain regions in a p-body; n+ gate poly and p+ source/drain regions in a p-body; n+ gate poly and n+ source/drain regions in a p-body. The power supply voltage may have a larger absolute value than does a flatband voltage.
摘要翻译：在一些实施例中，本发明涉及具有承载电源电压的第一导体和承载接地电压的第二导体的管芯。以耗尽模式工作的半导体电容器耦合在第一和第二导体之间，以在第一和第二导体之间提供去耦电容，半导体电容器具有栅极电压。可以使用各种构造，包括：n体中的n +栅极多晶硅和n +源极/漏极区域; p +栅极多晶硅和n +源极/漏极区域; p +栅极poly和p +源极/漏极区域在n体中; p体中的p +栅极多晶硅和p +源极/漏极区域; p体中的n +栅极多晶硅和p +源极/漏极区域; p体中的n +栅极多晶硅和n +源极/漏极区域。电源电压可能比平带电压具有更大的绝对值。

2. 发明授权

US06552887B1 Voltage dependent capacitor configuration for higher soft error rate tolerance 有权
标题翻译：电压相关电容器配置，用于更高的软错误率容差
公开(公告)号：US06552887B1
公开(公告)日：2003-04-22
申请号：US09608457
申请日：2000-06-29
申请人： Tanay Karnik , Rajendran Nair , Vivek K. De
发明人： Tanay Karnik , Rajendran Nair , Vivek K. De
IPC分类号： G11C1140
CPC分类号： G11C5/005 , G11C11/401 , H01L27/0808
摘要： A voltage dependent capacitor to provide soft error rate tolerance in an integrated circuit is disclosed. In one embodiment, a parallel n-p voltage dependent capacitor is used to protect a node from noise. In another embodiment, an nFET-in-nWell voltage dependent capacitor is used to provide a soft error rate tolerant capacitor with reduced area.
摘要翻译：公开了一种用于在集成电路中提供软错误率容限的电压相关电容器。在一个实施例中，使用并联n-p电压依赖电容器来保护节点免受噪声。在另一个实施例中，使用nFET-nWell电压相关电容器来提供具有减小的面积的软误差容限电容器。

3. 发明授权

US06849909B1 Method and apparatus for weak inversion mode MOS decoupling capacitor 失效
标题翻译：弱反转模式MOS去耦电容器的方法和装置
公开(公告)号：US06849909B1
公开(公告)日：2005-02-01
申请号：US09677698
申请日：2000-09-28
申请人： Rajendran Nair , Siva G. Narendra , Tanay Karnik , Vivek K. De
发明人： Rajendran Nair , Siva G. Narendra , Tanay Karnik , Vivek K. De
IPC分类号： H01L27/08 , H01L31/119 , H01L29/088 , H01L29/90
CPC分类号： H01L27/0811 , Y10S257/901
摘要： A method and apparatus for providing a weak inversion mode metal-oxide-semiconductor (MOS) decoupling capacitor is described. In one embodiment, an enhancement-mode p-channel MOS (PMOS) transistor is constructed with a gate material whose work function differs from that commonly used. In one exemplary embodiment, platinum silicate (PtSi) is used. In alternate embodiments, the threshold voltage of the PMOS transistor may be changed by modifying the dopant levels of the substrate. In either embodiment the flat band magnitude of the transistor is shifted by the change in materials used to construct the transistor. When such a transistor is connected with the gate lead connected to the positive supply voltage and the other leads connected to the negative (ground) supply voltage, an improved decoupling capacitor results.
摘要翻译：描述了用于提供弱反型模式金属氧化物半导体（MOS）去耦电容器的方法和装置。在一个实施例中，增强型p沟道MOS（PMOS）晶体管由其功能与常用功能不同的栅极材料构成。在一个示例性实施方案中，使用铂硅酸盐（PtSi）。在替代实施例中，可以通过修改衬底的掺杂剂水平来改变PMOS晶体管的阈值电压。在任一实施例中，晶体管的平带幅度偏移用于构造晶体管的材料的变化。当这种晶体管与连接到正电源电压的栅极引线连接，而其他引线连接到负（接地）电源电压时，会产生改进的去耦电容。

4. 发明授权

US09189014B2 Sequential circuit with error detection 有权
标题翻译：具有错误检测的顺序电路
公开(公告)号：US09189014B2
公开(公告)日：2015-11-17
申请号：US13664153
申请日：2012-10-30
申请人： Keith A. Bowman , James W. Tschanz , Nam Sung Kim , Janice C. Lee , Christopher B. Wilkerson , Shih-Lien L. Lu , Tanay Karnik , Vivek K. De
发明人： Keith A. Bowman , James W. Tschanz , Nam Sung Kim , Janice C. Lee , Christopher B. Wilkerson , Shih-Lien L. Lu , Tanay Karnik , Vivek K. De
IPC分类号： G06F11/07 , G06F1/08 , G06F1/10 , H03K3/037 , G01R31/317
CPC分类号： G01R31/3177 , G01R31/31723 , G01R31/31725 , G01R31/31727 , G06F1/10 , G06F11/0706 , G06F11/0757 , G06F11/0793 , H03K3/0375
摘要： Sequential circuits with error-detection are provided. They may, for example, be used to replace traditional master-slave flip-flops, e.g., in critical path circuits to detect and initiate correction of late transitions at the input of the sequential. In some embodiments, such sequentials may comprise a transition detector with a time borrowing latch.
摘要翻译：提供了具有错误检测的顺序电路。例如，它们可以用于替代传统的主从触发器，例如在关键路径电路中，以检测并启动在顺序输入处的后期转换的校正。在一些实施例中，这样的顺序可以包括具有时间借用锁存器的转换检测器。

5. 发明授权

US08467263B2 Memory write operation methods and circuits 有权
标题翻译：存储器写操作方法和电路
公开(公告)号：US08467263B2
公开(公告)日：2013-06-18
申请号：US12823642
申请日：2010-06-25
申请人： Jaydeep P. Kulkarni , Muhammad M. Khellah , Bibiche M. Geuskens , Arijit Raychowdhury , Tanay Karnik , Vivek K. De
发明人： Jaydeep P. Kulkarni , Muhammad M. Khellah , Bibiche M. Geuskens , Arijit Raychowdhury , Tanay Karnik , Vivek K. De
IPC分类号： G11C8/00
CPC分类号： G11C8/08 , G11C7/12 , G11C7/20 , G11C11/412 , G11C11/413
摘要： In some embodiments, write wordline boost may be obtained from wordline driver boost and/or from bit line access transistor boost.
摘要翻译：在一些实施例中，可以从字线驱动器升压和/或来自位线存取晶体管升压获得写入字线升压。

6. 发明申请

US20100115301A1 CPU POWER DELIVERY SYSTEM 审中-公开
标题翻译： CPU电源传输系统
公开(公告)号：US20100115301A1
公开(公告)日：2010-05-06
申请号：US12684257
申请日：2010-01-08
申请人： Siva G. Narendra , Howard A. Wilson , Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Nitin Borkar , Vivek K. De , Shekhar Y. Borkar
发明人： Siva G. Narendra , Howard A. Wilson , Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Nitin Borkar , Vivek K. De , Shekhar Y. Borkar
IPC分类号： G06F1/26
CPC分类号： H01L25/18 , G06F1/189 , G06F1/26 , H01L25/0657 , H01L2224/16 , H01L2225/06513 , H01L2225/06527 , H01L2924/00011 , H01L2924/00014 , H01L2924/3011 , H01L2224/0401
摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a voltage regulator die bonded to the CPU die in a three dimensional packaging layout.
摘要翻译：公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU裸片的电压调节器芯片。

7. 发明授权

US07098766B2 Magnetic material for transformers and/or inductors 有权
标题翻译：用于变压器和/或电感器的磁性材料
公开(公告)号：US07098766B2
公开(公告)日：2006-08-29
申请号：US10760591
申请日：2004-01-21
申请人： Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Vivek K. De
发明人： Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Vivek K. De
IPC分类号： H01F5/00
CPC分类号： H01F17/0006 , H01F10/132 , H01F10/187 , H01F10/265 , H01F2017/0053
摘要： A transformer is provided that includes a plurality of metal lines and a magnetic material provided about the plurality of metal lines. The magnetic material may include a structure to reduce Eddy currents flowing in the magnetic material. This structure may be a plurality of slots extending perpendicular to the metal lines. This structure may also be a laminated structure.
摘要翻译：提供一种变压器，其包括多个金属线和围绕多条金属线设置的磁性材料。磁性材料可以包括减少在磁性材料中流动的涡流的结构。该结构可以是垂直于金属线延伸的多个槽。该结构也可以是层叠结构。

8. 发明申请

US20100219516A1 Power management integrated circuit 有权
标题翻译：电源管理集成电路
公开(公告)号：US20100219516A1
公开(公告)日：2010-09-02
申请号：US12660305
申请日：2010-02-24
申请人： Siva G. Narendra , James W. Tschanz , Howard A. Wilson , Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Nitin Borkar , Vivek K. De , Shekhar Y. Borkar
发明人： Siva G. Narendra , James W. Tschanz , Howard A. Wilson , Donald S. Gardner , Peter Hazucha , Gerhard Schrom , Tanay Karnik , Nitin Borkar , Vivek K. De , Shekhar Y. Borkar
IPC分类号： H01L23/495
CPC分类号： H01L25/0657 , H01L25/18 , H01L2224/0554 , H01L2224/05568 , H01L2224/05573 , H01L2224/16 , H01L2224/16145 , H01L2224/16227 , H01L2225/06513 , H01L2225/06527 , H01L2924/00014 , H01L2224/05599 , H01L2224/0555 , H01L2224/0556
摘要： An integrated circuit (IC) package is disclosed. The IC package includes a first die; and a second die bonded to the CPU die in a three dimensional packaging layout.
摘要翻译：公开了一种集成电路（IC）封装。 IC封装包括第一裸片; 以及以三维封装布局结合到CPU管芯的第二管芯。

9. 发明授权

US07315463B2 Apparatus and method for multi-phase transformers 有权
标题翻译：多相变压器的装置及方法
公开(公告)号：US07315463B2
公开(公告)日：2008-01-01
申请号：US10956192
申请日：2004-09-30
申请人： Gerhard Schrom , Peter Hazucha , Donald S. Gardner , Vivek K. De , Tanay Karnik
发明人： Gerhard Schrom , Peter Hazucha , Donald S. Gardner , Vivek K. De , Tanay Karnik
IPC分类号： H02M5/00
CPC分类号： H02M3/1584 , H01F27/38 , H01F27/42 , H01F37/00 , H01F2038/026
摘要： A method and apparatus for multi-phase transformers are described. In one embodiment, a coupled inductor topology for the multi-phase transformers comprising N primary inductors. In one embodiment, each primary inductor is coupled to one of N input nodes and a common output node. The transformer further includes N−1 secondary inductors coupled in series between one input node and the common output node. In one embodiment, the N−1 secondary inductors are arranged to couple energy from N−1 of the primary inductors to provide a common node voltage as an average of N input node voltages, wherein N is an integer greater than two. Other embodiments are described and claimed.
摘要翻译：描述了用于多相变压器的方法和装置。在一个实施例中，用于包括N个初级电感器的多相变压器的耦合电感器拓扑。在一个实施例中，每个主电感器耦合到N个输入节点和公共输出节点之一。变压器还包括串联耦合在一个输入节点和公共输出节点之间的N-1个次级电感器。在一个实施例中，N-1次级电感器被布置成耦合来自初级电感器的N-1的能量，以提供公共节点电压作为N个输入节点电压的平均值，其中N是大于2的整数。描述和要求保护其他实施例。

10. 发明授权

US07167397B2 Apparatus and method for programming a memory array 失效
标题翻译：用于编程存储器阵列的装置和方法
公开(公告)号：US07167397B2
公开(公告)日：2007-01-23
申请号：US11158518
申请日：2005-06-21
申请人： Fabrice Paillet , Ali Keshavarzi , Muhammad M. Khellah , Dinesh Somasekhar , Yibin Ye , Stephen H. Tang , Mohsen Alavi , Vivek K. De , Tanay Karnik
发明人： Fabrice Paillet , Ali Keshavarzi , Muhammad M. Khellah , Dinesh Somasekhar , Yibin Ye , Stephen H. Tang , Mohsen Alavi , Vivek K. De , Tanay Karnik
IPC分类号： G11C16/04
CPC分类号： G11C17/18
摘要： A method of programming a memory array is provided, including accessing a plurality of word lines of the memory array by providing a plurality of voltage steps sequentially after one another to the respective word lines, and accessing a plurality of bit lines of the memory array each time that a respective word line is accessed, to program a plurality of devices corresponding to individual word and bit lines that are simultaneously accessed, each device being programmed by breaking a dielectric layer of the device, accessing of the bit lines being sequenced such that only a single one of the devices is programmed at a time.
摘要翻译：提供了一种对存储器阵列进行编程的方法，包括通过相对于各个字线相互依次提供多个电压步骤来访问存储器阵列的多个字线，以及每个存储器阵列的多个位线访问相应字线的时间，对与同时访问的各个字和位线相对应的多个设备进行编程，每个设备通过断开设备的介电层进行编程，访问位线被排序，使得只有一个设备中的单个设备一次被编程。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式