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    • 3. 发明授权
      US06346745B1 Cu-A1 combined interconnect system 有权
    • Cu-A1 combined interconnect system
    • Cu-A1组合互连系统
    • US06346745B1
    • 2002-02-12
    • US09205587
    • 1998-12-04
    • Takeshi Nogami , Susan H. Chen
    • Takeshi Nogami , Susan H. Chen
    • H01L2348
    • H01L23/53233 , H01L23/53238 , H01L2924/0002 , H01L2924/00
    • A combined interconnect system is formed comprising a Cu or Cu alloy feature electrically connected an Al or Al alloy feature through a composite comprising a first layer containing tantalum and aluminum contacting the Al or Al alloy feature, a second layer containing tantalum nitride, a third layer containing tantalum nitride having an nitrogen content less than that of the second layer, e.g. amorphous tantalum nitride, and a fourth layer comprising tantalum or tantalum nitride having a nitrogen content less than that of the third layer. Embodiments include forming a dual damascene opening in the dielectric layer exposing a lower Al or Al alloy feature, depositing a layer of tantalum in contact with the Al or Al alloy feature, sequentially depositing the second, third and fourth layers, filling the opening with Cu or Cu alloy layer, CMP and heating to diffuse aluminum from the underlying feature into the first tantalum layer.
    • 形成组合的互连系统，其包括通过复合材料电连接Al或Al合金特征的Cu或Cu合金特征，所述复合物包括与Al或Al合金特征接触的包含钽和铝的第一层，包含氮化钽的第二层， 氮含量低于第二层的含氮氮化钽 无定形氮化钽，以及包含氮含量低于第三层的氮化钽或氮化钽的第四层。 实施例包括在电介质层中形成暴露下部Al或Al合金特征的双镶嵌开口，沉积与Al或Al合金特征接触的钽层，依次沉积第二，第三和第四层，用Cu填充开口 或Cu合金层，CMP和加热以将铝从下面的特征扩散到第一钽层中。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US06461923B1 Sidewall spacer etch process for improved silicide formation 失效
    • Sidewall spacer etch process for improved silicide formation
    • 用于改善硅化物形成的侧壁间隔蚀刻工艺
    • US06461923B1
    • 2002-10-08
    • US09639816
    • 2000-08-17
    • Angela T. Hui , Paul R. Besser , Susan H. Chen
    • Angela T. Hui , Paul R. Besser , Susan H. Chen
    • H01L21336
    • H01L21/2652 , H01L21/28518 , H01L29/665 , H01L29/6659
    • Sub-micron dimensioned, ultra-shallow junction MOS and/or CMOS transistor devices having reduced or minimal junction leakage are formed by a salicide process wherein silicon substrate surfaces intended to be subjected to ion implantation for source/drain formation are protected from damage resulting from reactive plasma etching of a blanket insulative layer for sidewall spacer formation by leaving a residual thickness of the insulative layer thereon. The residual layer is retained during ion implantation and removed prior to salicide processing to provide an undamaged surface for optimal contact formation thereon. Embodiments include anisotropically plasma etching a major amount of the thickness of the blanket insulative layer during a preselected interval for sidewall spacer formation and removing the residual thickness thereof after source/drain implantation by etching with dilute aqueous HF.
    • 通过自对准硅化物工艺形成具有减小的或最小的结漏电的亚微米尺寸的超浅结MOS和/或CMOS晶体管器件，其中旨在进行用于源极/漏极形成的离子注入的硅衬底表面被保护免受由 通过在其上留下绝缘层的剩余厚度来进行用于侧壁间隔物形成的覆盖绝缘层的反应等离子体蚀刻。 残留层在离子注入期间被保留，并且在自对准硅化物处理之前被去除以提供未损坏的表面以在其上形成最佳的接触形成。 实施例包括在用于侧壁间隔物形成的预选间隔期间各向异性等离子体蚀刻绝缘层的厚度的主要量，并且通过用稀HF水溶液蚀刻去除其源极/漏极注入之后的剩余厚度。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06660618B1 Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems 有权
    • Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems
    • 反向掩模和氧化层沉积，用于减少多层金属化系统中的垂直电容变化
    • US06660618B1
    • 2003-12-09
    • US09640080
    • 2000-08-17
    • Susan H. Chen , Paul R. Besser
    • Susan H. Chen , Paul R. Besser
    • H01L2120
    • H01L21/76802 , H01L21/76819 , H01L21/76834 , H01L23/5222 , H01L23/5329 , H01L2924/0002 , H01L2924/00
    • Excessive variation in vertical (i.e., inter-level) capacitance of multi-level metallization semiconductor devices resulting in racing of clock skew circuitry of finished devices, and over-etching of borderless vias leading to inter-level short-circuits, are simultaneously eliminated, or substantially reduced, by selectively providing an etch-resistant masking material at thinner, i.e., recessed, portions of a first, low k gap fill material blanket-deposited over spaced-apart features of a metallization pattern and in the spaces therebetween. The surfaces of thicker, non-recessed portions thereof are etched so as to be substantially co-planar with the feature surfaces and the recessed portions. The etch-resistant mask is then removed, and second, oxide-based and third, low k dielectric layers deposited over the planarized surface. The second and third dielectric layers are selected such that the second dielectric layer etches at a substantially slower rate than the third dielectric layer and thus serves as a partial etch stop layer, thereby preventing deleterious over-etching of the borderless via.
    • 同时消除导致成品设备的时钟偏移电路的竞争以及导致级间短路的无边界通孔的过蚀刻的多级金属化半导体器件的垂直（即，级间）电容的过度变化， 或通过选择性地在金属化图案的隔开的特征上以及它们之间的空间中覆盖沉积的第一低k间隙填充材料的较薄（即，凹陷的）部分选择性地提供抗蚀刻掩模材料。 蚀刻较厚的非凹部的表面，使其与特征面和凹部基本上共面。 然后去除抗蚀刻掩模，其次，沉积在平坦化表面上的氧化物基和第三低k电介质层。 选择第二和第三电介质层，使得第二电介质层以比第三电介质层更慢的速率蚀刻，因此用作部分蚀刻停止层，从而防止无边界通孔的有害的过蚀刻。
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    • 8. 发明授权
      US06511904B1 Reverse mask and nitride layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems 失效
    • Reverse mask and nitride layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems
    • 反向掩模和氮化物层沉积用于减少多层金属化系统中的垂直电容变化
    • US06511904B1
    • 2003-01-28
    • US09639813
    • 2000-08-17
    • Susan H. Chen , Paul R. Besser
    • Susan H. Chen , Paul R. Besser
    • H01L2144
    • H01L21/31058 , H01L21/76802 , H01L21/76819 , H01L21/76834
    • Excessive variation in vertical (i.e., inter-level) capacitance of multi-level metallization semiconductor devices resulting in poor RC time constants of finished devices, and over-etching of borderless vias leading to inter-level short-circuits, are simultaneously eliminated or substantially reduced by selectively providing an etch-resistant masking material at thinner, i.e., recessed, portions of a first, low k gap fill material blanket-deposited over spaced-apart features of a metallization pattern and in the spaces therebetween. The surfaces of thicker, non-recessed portions thereof are etched so as to be substantially co-planar with the feature surfaces and the recessed portions. The etch-resistant mask is then removed, and second and third dielectric layers deposited over the planarized surface. The second and third dielectric layers are selected such that the second dielectric layer etches at a substantially slower rate than the third dielectric layer, thereby serving as a partial etch stop layer preventing deleterious over-etching of the borderless via.
    • 导致成品器件的RC时间常数差的多级金属化半导体器件的垂直（即级间）电容的过度变化以及导致级间短路的无边界通孔的过度蚀刻同时被消除或基本上 通过选择性地在金属化图案的间隔开的特征以及它们之间的空间中覆盖沉积的第一，低k间隙填充材料的较薄（即凹陷）部分上选择性地提供抗蚀刻掩模材料。 蚀刻较厚的非凹部的表面，使其与特征面和凹部基本上共面。 然后去除耐蚀刻掩模，并且沉积在平坦化表面上的第二和第三介电层。 选择第二和第三电介质层使得第二电介质层以比第三电介质层更慢的速率蚀刻，从而用作部分蚀刻停止层，防止无边界通孔的有害过度蚀刻。
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