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    • 2. 发明授权
      US5808944A Semiconductor memory device having a defect relief arrangement 失效
    • Semiconductor memory device having a defect relief arrangement
    • 具有缺陷排除装置的半导体存储器件
    • US5808944A
    • 1998-09-15
    • US797654
    • 1997-01-31
    • Takayuki Yoshitake , Kazuyoshi Oshima , Kazuyuki Miyazawa , Toshihiro Tanaka , Yasuhiro Nakamura , Shigeru Tanaka , Atsushi Ohba
    • Takayuki Yoshitake , Kazuyoshi Oshima , Kazuyuki Miyazawa , Toshihiro Tanaka , Yasuhiro Nakamura , Shigeru Tanaka , Atsushi Ohba
    • G11C17/00 , G11C16/06 , G11C29/00 , G11C29/04 , G11C7/00
    • G11C29/80
    • In a semiconductor storage device wherein data lines connected to a plurality of memory cells selected by a select operation of word lines are sequentially selected by using an address signal generated by an address counter to serially read data in individual unit of at least one word line: redundancy data lines disposed perpendicular to the word lines are provided; a column select circuit receiving a Y address signal selects one of the data lines or redundancy data lines; a redundancy memory circuit stores, in the order of the selection operation by the column select circuit, a defect address signal of a defect data line among the data lines and a redundancy address signal of a corresponding redundancy data line; an address comparator circuit compares one defect address signal read from the redundancy memory circuit with an address signal generated by the address counter; an address signal for the redundancy memory circuit is generated by performing a count operation in response to a coincidence signal generated by the address comparator circuit; and the address signal generated by the address counter is replaced by a redundancy address signal read in response to the coincidence signal from the redundancy memory circuit and used as the Y address signal. Accordingly, a redundancy circuit of simple configuration can be obtained because only a single address comparator circuit is used.
    • 在半导体存储装置中，通过使用地址计数器生成的地址信号来顺序地选择连接到通过字线的选择操作选择的多个存储单元的数据线，以至少一个字线的单独串行读取数据： 提供与字线垂直设置的冗余数据线; 接收Y地址信号的列选择电路选择数据线或冗余数据线之一; 冗余存储电路按照列选择电路的选择操作的顺序存储数据线之间的缺陷数据线的缺陷地址信号和对应的冗余数据线的冗余地址信号; 地址比较器电路将从冗余存储器电路读取的一个缺陷地址信号与由地址计数器产生的地址信号进行比较; 通过响应于由地址比较器电路产生的一致信号执行计数操作来产生用于冗余存储器电路的地址信号; 并且由地址计数器产生的地址信号被响应于来自冗余存储器电路的符合信号读取并用作Y地址信号的冗余地址信号所替代。 因此，由于仅使用单个地址比较器电路，所以可以获得简单配置的冗余电路。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US5304868A Non-inverting buffer circuit device and semiconductor memory circuit device 失效
    • Non-inverting buffer circuit device and semiconductor memory circuit device
    • 同相缓冲电路器件和半导体存储器电路器件
    • US5304868A
    • 1994-04-19
    • US783781
    • 1991-10-29
    • Yuji Yokoyama , Kazuyuki Miyazawa , Hitoshi Miwa , Shoji Wada
    • Yuji Yokoyama , Kazuyuki Miyazawa , Hitoshi Miwa , Shoji Wada
    • G11C11/409 , G11C7/10 , G11C8/06 , G11C11/417 , H03K19/013 , H03K19/0175 , H03K19/0944 , H03K19/02 , G11C8/00
    • H03K19/0136 , G11C7/1051 , G11C8/06 , H03K19/09448
    • A non-inverting buffer circuit device suited for an input buffer circuit of a semiconductor memory is provided so that the number of logic gate stages can be reduced to realize a high speed operation. The circuit is designed in such a way that an MOS transistor at an input stage drives a bipolar transistor at an output stage to produce an output. An n-channel MOS transistor and a p-channel MOS transistor connected in parallel between the base and the collector of the bipolar transistor are on/off controlled by an inverted signal of the input digital signal and a non-inverted signal thereof, respectively. In another aspect, the input buffer circuit includes an inverted signal outputting circuit, and a non-inverted signal outputting circuit in the set mode the input signal in the non-inverted state and outputting in the reset mode the signal at the prescribed potential. The inverted signal outputting circuit includes a bipolar transistor producing an output signal at its collector potential, a first switching circuit for controlling supply of a collector current to the bipolar transistor, an n-channel MOS transistor, connected in parallel between the base and the collector of the bipolar transistor, for supplying a base current to the bipolar transistor in accordance with the input signal, and a second switching circuit for controlling supply of the base current to the bipolar transistor, wherein the first switching circuit and the second switching circuit are selectively on-off controlled.
    • 提供了适用于半导体存储器的输入缓冲电路的非反相缓冲电路装置，可以减少逻辑门级的数量，实现高速运算。 该电路被设计成使得输入级的MOS晶体管在输出级驱动双极晶体管以产生输出。 并联连接在双极型晶体管的基极和集电极之间的n沟道MOS晶体管和p沟道MOS晶体管分别通过输入数字信号的反相信号和非反相信号进行开/关控制。 在另一方面，输入缓冲电路包括反相信号输出电路和非反相信号输出电路，在设定模式下输入处于非反相状态的输入信号，并以复位模式输出处于规定电位的信号。 反相信号输出电路包括产生其集电极电位的输出信号的双极晶体管，用于控制向双极晶体管供给集电极电流的第一开关电路，并联在基极和集电极之间的n沟道MOS晶体管 用于根据输入信号向双极晶体管提供基极电流;以及第二开关电路，用于控制对双极晶体管的基极电流的供应，其中第一开关电路和第二开关电路选择性地 开关控制。
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