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    • 1. 发明授权
      US07768816B2 SRAM cell design to improve stability 有权
    • SRAM cell design to improve stability
    • SRAM单元设计提高稳定性
    • US07768816B2
    • 2010-08-03
    • US11952587
    • 2007-12-07
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • G11C11/00
    • G11C11/412 , G11C11/413
    • A design structure embodied in a machine readable medium for use in a design process, the design structure representing a novel semiconductor SRAM cell structure that includes at least two pull-up transistors, two pull-down transistors, and two pass-gate transistors. In one embodiment, the SRAM cell is an 8T SRAM cell structure implements a series gating feature for implementing Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. Particularly, the 8-T approach adds two pass-gates, two series connected transistor devices connected at complementary nodes of two cross-coupled inverters, to control column select and row (word) select. In the other embodiment, the SRAM cell is a 9T SRAM cell structure includes a transmission gate to implement Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. The 9-T approach adds three transistors to perform ANDING function to separate the row select and column select signal functions.
    • 体现在用于设计过程的机器可读介质中的设计结构，该设计结构表示包括至少两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管的新型半导体SRAM单元结构。 在一个实施例中，SRAM单元是8T SRAM单元结构，其实现具有增强的稳定性的用于实现列选择（CS）和行选择（WL）单元存储访问的串联门控特征。 特别地，8-T方法增加了两个传递门，两个串联的晶体管器件连接在两个交叉耦合的反相器的互补节点处，以控制列选择和行（字）选择。 在另一个实施例中，SRAM单元是9T SRAM单元结构，包括具有增强的稳定性的实现列选择（CS）和行选择（WL）单元存储访问的传输门。 9-T方法增加了三个晶体管来执行ANDING功能，以分离行选择和列选择信号功能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20090147560A1 NOVEL SRAM CELL DESIGN TO IMPROVE STABILITY 有权
    • NOVEL SRAM CELL DESIGN TO IMPROVE STABILITY
    • 新型SRAM单元设计提高稳定性
    • US20090147560A1
    • 2009-06-11
    • US11952587
    • 2007-12-07
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • G11C11/00
    • G11C11/412 , G11C11/413
    • A design structure embodied in a machine readable medium for use in a design process, the design structure representing a novel semiconductor SRAM cell structure that includes at least two pull-up transistors, two pull-down transistors, and two pass-gate transistors. In one embodiment, the SRAM cell is an 8T SRAM cell structure implements a series gating feature for implementing Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. Particularly, the 8-T approach adds two pass-gates, two series connected transistor devices connected at complementary nodes of two cross-coupled inverters, to control column select and row (word) select. In the other embodiment, the SRAM cell is a 9T SRAM cell structure includes a transmission gate to implement Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. The 9-T approach adds three transistors to perform ANDING function to separate the row select and column select signal functions.
    • 体现在用于设计过程的机器可读介质中的设计结构，该设计结构表示新颖的半导体SRAM单元结构，其包括至少两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管。 在一个实施例中，SRAM单元是8T SRAM单元结构，其实现具有增强的稳定性的用于实现列选择（CS）和行选择（WL）单元存储访问的串联门控特征。 特别地，8-T方法增加了两个传递门，两个串联的晶体管器件连接在两个交叉耦合的反相器的互补节点处，以控制列选择和行（字）选择。 在另一个实施例中，SRAM单元是9T SRAM单元结构，包括具有增强的稳定性的实现列选择（CS）和行选择（WL）单元存储访问的传输门。 9-T方法增加了三个晶体管来执行ANDING功能，以分离行选择和列选择信号功能。
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    • 3. 发明申请
      US20070274140A1 A NOVEL SRAM CELL DESIGN TO IMPROVE STABILITY 有权
    • A NOVEL SRAM CELL DESIGN TO IMPROVE STABILITY
    • 一种新的SRAM单元设计，以提高稳定性
    • US20070274140A1
    • 2007-11-29
    • US11420049
    • 2006-05-24
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • G11C7/00
    • G11C7/02 , G11C11/412 , H01L27/11 , H01L27/1104
    • The present invention relates to a novel semiconductor SRAM cell structure that includes at least two pull-up transistors, two pull-down transistors, and two pass-gate transistors. In one embodiment, an 8T SRAM cell structure implements a series gating feature for implementing Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. Particularly, the 8-T approach adds two pass-gates, two series connected transistor devices connected at complementary nodes of two cross-coupled inverters, to control column select and row (word) select. In the other embodiment, a 9T SRAM cell structure includes a transmission gate to implement Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. The 9-T approach adds three transistors to perform ANDING function to separate the row select and column select signal functions. Both methods improve stability by eliminating half-select mode and facilitate rail to rail data transfer in and out of the SRAM cell without disturbing the other cells.
    • 本发明涉及一种新颖的半导体SRAM单元结构，其包括至少两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管。 在一个实施例中，8T SRAM单元结构实现了用于实现具有增强的稳定性的列选择（CS）和行选择（WL）单元存储访问的串行门控特征。 特别地，8-T方法增加了两个传递门，两个串联的晶体管器件连接在两个交叉耦合的反相器的互补节点处，以控制列选择和行（字）选择。 在另一实施例中，9T SRAM单元结构包括具有增强的稳定性的实现列选择（CS）和行选择（WL）单元存储访问的传输门。 9-T方法增加了三个晶体管来执行ANDING功能，以分离行选择和列选择信号功能。 这两种方法通过消除半选择模式提高稳定性，并有助于轨至轨数据传输进出SRAM单元，而不会干扰其他单元。
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    • 4. 发明授权
      US07355906B2 SRAM cell design to improve stability 有权
    • SRAM cell design to improve stability
    • SRAM单元设计提高稳定性
    • US07355906B2
    • 2008-04-08
    • US11420049
    • 2006-05-24
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • Rajiv V. Joshi , Yue Tan , Robert C. Wong
    • G11C7/00
    • G11C7/02 , G11C11/412 , H01L27/11 , H01L27/1104
    • A novel semiconductor SRAM cell structure that includes at least two pull-up transistors, two pull-down transistors, and two pass-gate transistors. In one embodiment, an 8T SRAM cell structure implements a series gating feature for implementing Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. Particularly, the 8-T approach adds two pass-gates, two series connected transistor devices connected at complementary nodes of two cross-coupled inverters, to control column select and row (word) select. In the other embodiment, a 9T SRAM cell structure includes a transmission gate to implement Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. The 9-T approach adds three transistors to perform ANDING function to separate the row select and column select signal functions. Both methods improve stability by eliminating half-select mode and facilitate rail to rail data transfer in and out of the SRAM cell without disturbing the other cells.
    • 一种新颖的半导体SRAM单元结构，其包括至少两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管。 在一个实施例中，8T SRAM单元结构实现了用于实现具有增强的稳定性的列选择（CS）和行选择（WL）单元存储访问的串行门控特征。 特别地，8-T方法增加了两个传递门，两个串联的晶体管器件连接在两个交叉耦合的反相器的互补节点处，以控制列选择和行（字）选择。 在另一实施例中，9T SRAM单元结构包括具有增强的稳定性的实现列选择（CS）和行选择（WL）单元存储访问的传输门。 9-T方法增加了三个晶体管来执行ANDING功能，以分离行选择和列选择信号功能。 这两种方法通过消除半选择模式提高稳定性，并有助于轨至轨数据传输进出SRAM单元，而不会干扰其他单元。
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    • 5. 发明授权
      US07217978B2 SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same 有权
    • SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
    • SRAM存储器和微处理器具有实现在高性能硅衬底中的逻辑部分和具有连接体的场效应晶体管的SRAM阵列部分及其制造方法
    • US07217978B2
    • 2007-05-15
    • US11038593
    • 2005-01-19
    • Rajiv V. Joshi , Richard Andre Wachnik , Yue Tan , Kerry Bernstein
    • Rajiv V. Joshi , Richard Andre Wachnik , Yue Tan , Kerry Bernstein
    • H01L27/01
    • H01L27/1203 , H01L21/84 , H01L27/0207 , H01L27/1104
    • The present invention generally concerns fabrication methods and device architectures for use in memory circuits, and more particularly concerns hybrid silicon-on-insulator (SOI) and bulk architectures for use in memory circuits. Once aspect of the invention concerns CMOS SRAM cell architectures where at least one pair of adjacent NFETs in an SRAM cell have body regions linked by a leakage path diffusion region positioned beneath shallow source/drain diffusions, where the leakage path diffusion region extends from the bottom of the source/drain diffusion to the buried oxide layer, and at least one pair of NFETs from adjacent SRAM cells which have body regions linked by a similar leakage path diffusion region beneath adjacent source/drain diffusions. Another aspect of this invention concerns a microprocessor fabricated on an hybrid orientation substrate where the logic portion of the circuit has NFETs fabricated in (100) crystal orientation SOI silicon regions with floating body regions and PFETs fabricated in (110) crystal orientation bulk silicon regions; and where the SRAM memory portion has NFETs fabricated in (100) crystal orientation SOI silicon regions with body regions linked by leakage path diffusion regions beneath shallow source/drain diffusions and PFETs fabricated in (110) crystal orientation silicon regions.
    • 本发明一般涉及用于存储器电路的制造方法和器件架构，更具体地说，涉及用于存储器电路的混合绝缘体上硅（SOI）和批量结构。 本发明的一个方面涉及SRAM SRAM单元结构，其中SRAM单元中的至少一对相邻NFET具有通过位于浅源/漏扩散之下的泄漏路径扩散区连接的体区，其中泄漏路径扩散区从底部延伸 源极/漏极扩散到掩埋氧化物层的至少一对NFET，以及来自相邻SRAM单元的至少一对NFET，其具有通过相邻的源极/漏极扩散附近的相似泄漏路径扩散区域连接的体区。 本发明的另一方面涉及一种制造在混合取向基板上的微处理器，其中该电路的逻辑部分具有在具有浮动体区域的（100）晶体取向SOI硅区域和在（110）晶体取向体硅区域中制造的PFET）制造的NFET。 并且其中SRAM存储器部分具有在（100）晶体取向SOI硅区域中制造的NFET，其中主体区域通过在（110）晶体取向硅区域中制造的浅源/漏扩散下的泄漏路径扩散区域和PFET连接。
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    • 7. 发明授权
      US08767501B2 Self-reconfigurable address decoder for associative index extended caches 有权
    • Self-reconfigurable address decoder for associative index extended caches
    • 用于关联索引扩展缓存的自重配置地址解码器
    • US08767501B2
    • 2014-07-01
    • US13550762
    • 2012-07-17
    • Rajiv V. Joshi , Ajay N. Bhoj
    • Rajiv V. Joshi , Ajay N. Bhoj
    • G11C8/10
    • G06F12/0864 , G06F2212/1021 , G11C15/04
    • Associative index extended (AIX) caches can be functionally implemented through a reconfigurable decoder that employs programmable line decoding. The reconfigurable decoder features scalability in the number of lines, the number of index extension bits, and the number of banks. The reconfigurable decoder can switch between pure direct mapped (DM) mode and direct mapped-associative index extended (DM-AIX) mode of operation. For banked configurations, the reconfigurable decoder provides the ability to run some banks in DM mode and some other banks in DM-AIX mode. A cache employing this reconfigurable decoder can provide a comparable level of latency as a DM cache with minimal modifications to a DM cache circuitry of an additional logic circuit on a critical signal path, while providing low power operation at low area overhead with SA cache-like miss rates. Address masking and most-recently-used-save replacement policy can be employed with a single bit overhead per line.
    • 关联索引扩展（AIX）缓存可以通过采用可编程线解码的可重构解码器进行功能实现。 可重配置解码器具有线路数量的可扩展性，索引扩展位的数量和存储体的数量。 可重构解码器可以在纯直接映射（DM）模式和直接映射关联索引扩展（DM-AIX）操作模式之间切换。 对于组合配置，可重构解码器能够以DM模式运行某些存储区，并以DM-AIX模式运行其他存储区。 采用该可重构解码器的高速缓存器可以提供与DM高速缓存相当的延迟水平，对关键信号路径上的附加逻辑电路的DM高速缓存电路进行最小修改，同时在低区域开销提供具有SA缓存类似的低功率操作 错过率。 地址掩码和最近使用的保存替换策略可以采用每行一个位开销。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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