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    • 2. 发明授权
      US08799840B1 Branch and bound techniques for computation of critical timing conditions 有权
    • Branch and bound techniques for computation of critical timing conditions
    • 用于计算关键时序条件的分支和绑定技术
    • US08799840B1
    • 2014-08-05
    • US12371578
    • 2009-02-14
    • Luis Guerra e Silva , Luis Miguel Silveira , Joel Phillips
    • Luis Guerra e Silva , Luis Miguel Silveira , Joel Phillips
    • G06F9/455 , G06F17/50
    • G06F17/5031
    • In one embodiment of the invention, a method for electronic circuit design is disclosed. The method includes analyzing a hierarchy of a netlist of a circuit to determine primary inputs and primary outputs of the circuit at an upper level, and internal vertices of the circuit at lower levels between the primary inputs and the primary outputs; forming a timing graph of the circuit including a plurality of timing delay edges representing timing delay between the primary inputs, the internal vertices and the primary outputs to form a plurality of paths of a path space from the primary inputs to the primary outputs; and in response to the timing delay of the plurality of timing delay edges, dynamically pruning paths of the plurality of paths using branch and bound techniques on bounds of timing delay that are a function of one or more circuit parameters to reduce the path space down to one or more critical timing paths of the circuit with a worse case metric of timing delay between the primary inputs and the primary outputs. Additionally or alternatively, timing in the circuit may be analyzed to determine a bound of timing delay of the circuit for one or more parameter corners in a parameter space and if the bound of timing delay is worse than a threshold time delay then one or more parameter corners may be pruned from the parameter space using branch and bound techniques.
    • 在本发明的一个实施例中，公开了一种用于电子电路设计的方法。 该方法包括分析电路网表的层次结构，以确定在较高级别的电路的主输入和主输出，以及在主输入和主输出之间的较低电平处的电路的内部顶点; 形成电路的时序图，其包括表示主输入，内部顶点和主输出之间的定时延迟的多个定时延迟边缘，以形成从主输入到主输出的路径空间的多个路径; 并且响应于所述多个定时延迟边缘的定时延迟，使用在定时延迟的边界上的分支和绑定技术来动态地修剪所述多个路径的路径，所述边界是一个或多个电路参数的函数，以将路径空间减小到 电路的一个或多个关键定时路径具有主输入和主输出之间的时序延迟的较差情况度量。 附加地或替代地，可以分析电路中的定时以确定参数空间中一个或多个参数角的电路的定时延迟的界限，并且如果定时延迟的范围比阈值时间延迟差，则一个或多个参数 可以使用分支和绑定技术从参数空间中修剪角。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US06322586B1 Catheter tip designs and method of manufacture 有权
    • Catheter tip designs and method of manufacture
    • 导管尖端设计和制造方法
    • US06322586B1
    • 2001-11-27
    • US09480438
    • 2000-01-10
    • Lance A. Monroe , Andrew D. Bicek , Joel Phillips , Joel R. Munsinger , David Sogard
    • Lance A. Monroe , Andrew D. Bicek , Joel Phillips , Joel R. Munsinger , David Sogard
    • A61F206
    • A61M25/0069 , A61F2/95 , A61F2/966 , A61M25/001
    • Methods for making a loaded catheter assembly for delivering a self-expanding stent where the self-expanding stent is carried in a compressed state and the compressed stent has an inside diameter smaller than the outside diameter of the catheter distal tip. The methods can utilize catheter sub-assemblies lacking already attached tips or having partially formed distal tips. A stent can be proximally and co-axially slid over the distal end of the catheter shaft and constrained by a retractable sheath disposed co-axially about the compressed stent. The catheter distal tip can be added or more fully formed after the loading of the stent. Some catheters include a preformed distal conical tip held in position by a heat-shrink film. Other catheters have an elastomeric distal tip waist for slipping over and engaging an outward projection on the catheter shaft distal region. Some catheters are adapted to engage catheter shaft distal threaded regions.
    • 用于制造用于输送自扩张支架的负载导管组件的方法，其中所述自扩张支架被承载在压缩状态，并且所述压缩支架的内径小于所述导管远端尖端的外径。 该方法可以利用缺少已经附着的尖端或具有部分形成的远端尖端的导管子组件。 支架可以在导管轴的远端上向近侧并且同轴地滑动并且由围绕压缩的支​​架共轴设置的可缩回护套约束。 导管远端尖端可以在支架装载后加入或更完整地形成。 一些导管包括通过热收缩膜保持在适当位置的预成型远端锥形尖端。 其它导管具有用于滑动并与导管轴远侧区域上的向外突出部接合的弹性体远侧末端腰部。 一些导管适于接合导管轴远端螺纹区域。
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    • 5. 发明申请
      US20060095236A1 Circuit analysis utilizing rank revealing factorization 失效
    • Circuit analysis utilizing rank revealing factorization
    • 电路分析利用秩揭示因式分解
    • US20060095236A1
    • 2006-05-04
    • US10932406
    • 2004-09-02
    • Joel Phillips
    • Joel Phillips
    • G06F17/10
    • G06F17/504
    • Method of forming a reduced model of a circuit. A circuit parameter is selected, and values for the parameter are selected. A circuit or operator equation is solved for the selected value to generate a result. The steps of selecting values and solving the equation are repeated to generate corresponding results. For example, the results may be vectors or columns that are grouped together to form a matrix. For each iteration, a rank revealing factorization is performed on the matrix for use in determining whether a sufficient number of results or vectors have been generated to form the reduced model. After a sufficient number of results or vectors have been generated, a reduced model is formed. The rank revealing factorization may include, for example, singular value, ULV/URV, UTV and RRQR decompositions.
    • 形成电路简化模型的方法。 选择电路参数，并选择参数值。 解决所选值的电路或算子方程，以产生结果。 重复选择值和求解方程的步骤以产生相应的结果。 例如，结果可以是被组合在一起以形成矩阵的向量或列。 对于每个迭代，在矩阵上执行等级揭示因式分解，以用于确定是否已经产生足够数量的结果或向量以形成简化模型。 在产生足够数量的结果或载体之后，形成减少的模型。 等级揭示因式分解可以包括例如奇异值，ULV / URV，UTV和RRQR分解。
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    • 9. 发明授权
      US06790221B2 Catheter tip designs and method of manufacture 失效
    • Catheter tip designs and method of manufacture
    • 导管尖端设计和制造方法
    • US06790221B2
    • 2004-09-14
    • US10010397
    • 2001-11-07
    • Lance A. Monroe , Andrew D. Bicek , Joel Phillips , Joel R. Munsinger , David Sogard
    • Lance A. Monroe , Andrew D. Bicek , Joel Phillips , Joel R. Munsinger , David Sogard
    • A61F206
    • A61M25/0069 , A61F2/95 , A61F2/966 , A61M25/001
    • Methods for making a loaded catheter assembly for delivering a self-expanding stent where the self-expanding stent is carried in a compressed state and the compressed stent has an inside diameter smaller than the outside diameter of the catheter distal tip. The methods can utilize catheter sub-assemblies lacking already attached tips or having partially formed distal tips. A stent can be proximally and co-axially slid over the distal end of the catheter shaft and constrained by a retractable sheath disposed co-axially about the compressed stent. The catheter distal tip can be added or more fully formed after the loading of the stent. Some catheters include a preformed distal conical tip held in position by a heat-shrink film. Other catheters have an elastomeric distal tip waist for slipping over and engaging an outward projection on the catheter shaft distal region. Some catheters are adapted to engage catheter shaft distal threaded regions.
    • 用于制造用于输送自扩张支架的负载导管组件的方法，其中所述自扩张支架被承载在压缩状态，并且所述压缩支架的内径小于所述导管远端尖端的外径。 该方法可以利用缺少已经附着的尖端或具有部分形成的远端尖端的导管子组件。 支架可以在导管轴的远端上向近侧并且同轴地滑动并且由围绕压缩的支​​架共轴设置的可缩回护套约束。 导管远端尖端可以在支架装载后加入或更完整地形成。 一些导管包括通过热收缩膜保持在适当位置的预成型远端锥形尖端。 其它导管具有用于滑动并与导管轴远侧区域上的向外突出部接合的弹性体远侧末端腰部。 一些导管适于接合导管轴远端螺纹区域。
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    • 10. 发明授权
      US08245167B1 Branch and bound techniques for computation of critical timing conditions 有权
    • Branch and bound techniques for computation of critical timing conditions
    • 用于计算关键时序条件的分支和绑定技术
    • US08245167B1
    • 2012-08-14
    • US12371579
    • 2009-02-14
    • Luis Guerra e Silva , Luis Miguel Silveira , Joel Phillips
    • Luis Guerra e Silva , Luis Miguel Silveira , Joel Phillips
    • G06F17/50
    • G06F17/5031
    • In one embodiment of the invention, a method for electronic circuit design is disclosed. The method includes analyzing a hierarchy of a netlist of a circuit to determine primary inputs and primary outputs of the circuit at an upper level, and internal vertices of the circuit at lower levels between the primary inputs and the primary outputs; forming a timing graph of the circuit including a plurality of timing delay edges representing timing delay between the primary inputs, the internal vertices and the primary outputs to form a plurality of paths of a path space from the primary inputs to the primary outputs; and in response to the timing delay of the plurality of timing delay edges, dynamically pruning paths of the plurality of paths using branch and bound techniques on bounds of timing delay that are a function of one or more circuit parameters to reduce the path space down to one or more critical timing paths of the circuit with a worse case metric of timing delay between the primary inputs and the primary outputs. Additionally or alternatively, timing in the circuit may be analyzed to determine a bound of timing delay of the circuit for one or more parameter corners in a parameter space and if the bound of timing delay is worse than a threshold time delay then one or more parameter corners may be pruned from the parameter space using branch and bound techniques.
    • 在本发明的一个实施例中，公开了一种用于电子电路设计的方法。 该方法包括分析电路网表的层次结构，以确定在较高级别的电路的主输入和主输出，以及在主输入和主输出之间的较低电平处的电路的内部顶点; 形成电路的时序图，其包括表示主输入，内部顶点和主输出之间的定时延迟的多个定时延迟边缘，以形成从主输入到主输出的路径空间的多个路径; 并且响应于所述多个定时延迟边缘的定时延迟，使用在定时延迟的边界上的分支和绑定技术来动态地修剪所述多个路径的路径，所述边界是一个或多个电路参数的函数，以将路径空间减小到 电路的一个或多个关键定时路径具有主输入和主输出之间的时序延迟的较差情况度量。 附加地或替代地，可以分析电路中的定时以确定参数空间中的一个或多个参数角的电路的定时延迟的界限，并且如果定时延迟的范围比阈值时间延迟差，则一个或多个参数 可以使用分支和绑定技术从参数空间中修剪角。
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