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    • 2. 发明授权
      US06775342B1 Digital phase shifter 有权
    • Digital phase shifter
    • 数字移相器
    • US06775342B1
    • 2004-08-10
    • US09684540
    • 2000-10-06
    • Steven P. Young , John D. Logue , Andrew K. Percey , F. Erich Goetting , Alvin Y. Ching
    • Steven P. Young , John D. Logue , Andrew K. Percey , F. Erich Goetting , Alvin Y. Ching
    • H04L2500
    • H03L7/0814 , G06F1/10 , H03L7/07
    • After a delay lock loop synchronizes a reference clock signal with a skewed clock signal, a digital phase shifter can be used to shift the skewed clock signal by a small amount with respect to the reference clock signal. The tap/trim settings of a delay line in the main path of the delay lock loop can be transmitted to the digital phase shifter, thereby informing the digital phase shifter of the period of the reference clock signal. In response, the digital phase shifter provides a phase control signal that introduces a delay, which is referenced to the period of the reference clock signal, to either the reference clock signal or the skew clock signal. The phase control signal is proportional to a predetermined fraction of the period of the reference clock signal. The digital phase shifter can be controlled to operate in several modes. In a first fixed mode, the digital phase shifter introduces delay to the skew clock signal. In a second fixed mode, the digital phase shifter introduces delay to the reference clock signal. In a first variable mode, the digital phase shifter can cause the reference clock signal to lead or lag the skew clock signal by controlling the delay of the reference clock signal. In a second variable mode, the digital phase shifter can cause the reference clock signal to lead or lag the skew clock signal by controlling the delay of the skew clock signal.
    • 在延迟锁定环路使参考时钟信号与偏斜时钟信号同步之后，数字移相器可用于相对于参考时钟信号将偏斜的时钟信号移位一小段量。 在延迟锁定环路的主路径上的延迟线的抽头/微调设置可被发送到数字移相器，由此通知数字移相器参考时钟信号的周期。 作为响应，数字移相器提供相位控制信号，其将参考时钟信号的周期的延迟引入参考时钟信号或偏斜时钟信号。 相位控制信号与参考时钟信号的周期的预定分数成比例。 数字移相器可以控制在多种模式下工作。 在第一固定模式中，数字移相器将延迟引入到偏斜时钟信号。 在第二固定模式中，数字移相器将延迟引入参考时钟信号。 在第一可变模式中，数字移相器可以通过控制参考时钟信号的延迟来引起参考时钟信号引导或延迟偏斜时钟信号。 在第二可变模式中，数字移相器可以通过控制偏斜时钟信号的延迟来引起参考时钟信号引导或延迟偏斜时钟信号。
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    • 3. 发明授权
      US06448915B1 Modulo-M delta sigma circuit 有权
    • Modulo-M delta sigma circuit
    • 模M-ΔΣ电路
    • US06448915B1
    • 2002-09-10
    • US09713514
    • 2000-11-14
    • John D. Logue
    • John D. Logue
    • H03M300
    • H03L7/0814 , H03L7/08 , H03L7/083 , H03L7/0991 , H03L7/18 , H03L2207/50
    • A digital variable clocking circuit is provided. The variable clocking circuit is configured to receive an input clock signal and to generate an output clock signal having an output clock frequency equal to the frequency of the input clock signal multiplied by a multiplier M and divided by a divisor D. In one embodiment of the present invention, the average frequency of the output clock signal during a concurrence period is equal to the selected frequency because the active edge of the output clock signal is triggered by the rising edge of the reference clock signal during a concurrence. Furthermore, the waveform of the output clock signal is shaped to approximate the waveform of an ideal output clock signal by selectively inserting delays distributed throughout the concurrence period using a Modulo-M delta sigma circuit. The modulo-M delta sigma circuit, which receives modulo value M, a pulse value P, and a clock signal, generates an output signal that includes P pulses spread across M clock periods.
    • 提供数字可变时钟电路。 可变时钟电路被配置为接收输入时钟信号并且产生具有等于输入时钟频率的输出时钟频率的输出时钟信号，输出时钟频率等于乘法器M乘以除数D的输入时钟信号的频率。在一个实施例中 本发明在同步期间输出时钟信号的平均频率等于所选择的频率，因为输出时钟信号的有效边沿是在同步期间由参考时钟信号的上升沿触发的。 此外，输出时钟信号的波形通过使用Mod-M delta-sigma电路选择性地插入在整个同步周期内分布的延迟来整形以近似理想输出时钟信号的波形。 接收模数M，脉冲值P和时钟信号的模M-ΔΣ电路产生包括在M个时钟周期内分布的P个脉冲的输出信号。
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    • 5. 发明授权
      US06384647B1 Digital clock multiplier and divider with sychronization during concurrences 有权
    • Digital clock multiplier and divider with sychronization during concurrences
    • 数字时钟倍频器和分频器在同步期间同步
    • US06384647B1
    • 2002-05-07
    • US09713651
    • 2000-11-14
    • John D. Logue
    • John D. Logue
    • H03L700
    • H03L7/0991 , H03L7/08 , H03L7/0814 , H03L7/083 , H03L7/18 , H03L2207/50
    • A digital variable clocking circuit is provided. The variable clocking circuit is configured to receive an input clock signal and to generate an output clock signal having an output clock frequency equal to the frequency of the input clock signal multiplied by a multiplier M and divided by a divisor D. In one embodiment of the present invention, the average frequency of the output clock signal during a concurrence period is equal to the selected frequency because the active edge of the output clock signal is triggered by the rising edge of the reference clock signal during a concurrence. Furthermore, the waveform of the output clock signal is shaped to approximate the waveform of an ideal output clock signal by selectively inserting delays distributed throughout the concurrence period using a Modulo-M delta sigma circuit. The modulo-M delta sigma circuit, which receives modulo value M, a pulse value P, and a clock signal, generates an output signal that includes P pulses spread across M clock periods.
    • 提供数字可变时钟电路。 可变时钟电路被配置为接收输入时钟信号并且产生具有等于输入时钟频率的输出时钟频率的输出时钟信号，输出时钟频率等于乘法器M乘以除数D的输入时钟信号的频率。在一个实施例中 本发明在同步期间输出时钟信号的平均频率等于所选择的频率，因为输出时钟信号的有效边沿是在同步期间由参考时钟信号的上升沿触发的。 此外，输出时钟信号的波形通过使用Mod-M delta-sigma电路选择性地插入在整个同步周期内分布的延迟来整形以近似理想输出时钟信号的波形。 接收模数M，脉冲值P和时钟信号的模M-ΔΣ电路产生包括在M个时钟周期内分布的P个脉冲的输出信号。
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    • 7. 发明授权
      US08229049B1 Method and apparatus for providing a monitor using an auxiliary delay line 有权
    • Method and apparatus for providing a monitor using an auxiliary delay line
    • 使用辅助延迟线提供监视器的方法和装置
    • US08229049B1
    • 2012-07-24
    • US12358468
    • 2009-01-23
    • John D. Logue
    • John D. Logue
    • H04L7/00 , H04J3/06 , H03L7/00
    • H04L7/0337
    • In one embodiment, a monitor circuit is disclosed. For example, the monitor circuit includes a first delay line circuit having a plurality of delay taps for receiving data from a data channel, and a second delay line circuit having a plurality of points for sampling the data received from the first delay line circuit, where the plurality of points comprises an input point, a middle point and an output point. The monitor circuit further includes a voltage control circuit for providing a control voltage to the second delay line circuit, and a data compare circuit for comparing a data value of the input point and a data value of the middle point to produce a first out-of-bounds signal, and for comparing the data value of the middle point and a data value of the output point to produce a second out-of-bounds signal.
    • 在一个实施例中，公开了一种监视器电路。 例如，监视电路包括具有多个用于从数据信道接收数据的延迟抽头的第一延迟线电路和具有用于对从第一延迟线电路接收的数据进行采样的多个点的第二延迟线电路，其中 多个点包括输入点，中间点和输出点。 监视器电路还包括用于向第二延迟线电路提供控制电压的电压控制电路和用于比较输入点的数据值和中点的数据值的数据比较电路，以产生第一外部 并且用于比较中间点的数据值和输出点的数据值以产生第二超出边界信号。
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    • 10. 发明授权
      US06289068B1 Delay lock loop with clock phase shifter 失效
    • Delay lock loop with clock phase shifter
    • 带时钟移相器的延时锁定环
    • US06289068B1
    • 2001-09-11
    • US09102740
    • 1998-06-22
    • Joseph H. Hassoun , F. Erich Goetting , John D. Logue
    • Joseph H. Hassoun , F. Erich Goetting , John D. Logue
    • H03D324
    • H03L7/0814 , G06F1/10 , H03L7/07
    • A delay lock loop uses a clock phase shifter with a delay line to synchronize a reference clock signal with a skewed clock signal. The delay line is coupled to a reference input terminal of the delay lock loop and generates a delayed clock signal that is provided to the clock phase shifter. The clock phase shifter generates one or more phase-shifted clock signals from the delayed clock signal. An output generator coupled to the delay line, the clock phase shifter, and an output terminal of the delay lock loop provides either the delayed clock signal or one of the phase-shifted clock signals as an output clock signal of the delayed lock loop. The propagation delay of the delay line is set to synchronize the reference clock signal with the skewed clock signal, which is received on a feedback input terminal of the delay lock loop. A phase detector compares the reference clock signal and the skewed clock signal to determine the appropriate propagation delay for the delay line.
    • 延迟锁定环使用具有延迟线的时钟移相器来使参考时钟信号与偏斜时钟信号同步。 延迟线耦合到延迟锁定环的参考输入端，并产生提供给时钟移相器的延迟时钟信号。 时钟移相器从延迟的时钟信号产生一个或多个相移时钟信号。 耦合到延迟线的输出发生器，时钟移相器和延迟锁定环路的输出端子提供延迟时钟信号或相移时钟信号中的一个作为延迟锁定环路的输出时钟信号。 延迟线的传播延迟被设置为使参考时钟信号与延迟锁定环路的反馈输入端上接收到的偏斜时钟信号同步。 相位检测器比较参考时钟信号和偏斜时钟信号，以确定延迟线的适当传播延迟。
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