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    • 1. 发明授权
      US06309930B1 SRAM cell arrangement and method for manufacturing same 有权
    • SRAM cell arrangement and method for manufacturing same
    • SRAM单元布置及其制造方法
    • US06309930B1
    • 2001-10-30
    • US09708636
    • 2000-11-09
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • H01L21336
    • H01L27/11 , H01L27/1104
    • The SRAM cell arrangement comprises six MOS transistors per memory cell that are fashioned as vertical transistors. The MOS transistors are arranged at sidewalls of trenches (G1, G2, G4). Parts of the memory cell such as, for example, gate electrodes (Ga2, Ga4) or conductive structures (L3) fashioned as spacer are contacted via adjacent, horizontal, conductive structures (H5) arranged above a surface (O) of a substrate (S). Connections between parts of memory cells ensue via third conductive structures (L3) arranged at the sidewalls of the depressions and word lines (W) via diffusion regions (D2) that are adjacent to the sidewalls of the depressions within the substrate (S), via first bit lines, via second bit lines (B2) or/and via conductive structures (L1, L2, L6) that are partially arranged at different height with respect to an axis perpendicular to the surface (O). Contacts (K5) contact a plurality of parts of the MOS transistors simultaneously.
    • SRAM单元布置包括每个存储单元的六个MOS晶体管，其被形成为垂直晶体管。 MOS晶体管布置在沟槽（G1，G2，G4）的侧壁处。 诸如例如形成隔离物的栅极（Ga2，Ga4）或导电结构（L3）的存储单元的部分通过布置在衬底的表面（O）上方的相邻的水平导电结构（H5）接触 S）。 存储器单元的部分之间的连接经由经由扩散区（D2）布置在凹陷和字线（W）的侧壁处的第三导电结构（L3），其经由衬底（S）内的凹陷的侧壁相邻的经由 通过相对于垂直于表面（O）的轴线以不同高度部分布置的第二位线（B2）或/和经由导电结构（L1，L2，L6）的第一位线。 触点（K5）同时接触MOS晶体管的多个部分。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US06403440B1 Method for fabricating a stacked capacitor in a semiconductor configuration, and stacked capacitor fabricated by this method 有权
    • Method for fabricating a stacked capacitor in a semiconductor configuration, and stacked capacitor fabricated by this method
    • 用于制造半导体结构中的叠层电容器的方法和通过该方法制造的层叠电容器
    • US06403440B1
    • 2002-06-11
    • US09285897
    • 1999-04-08
    • Emmerich Bertagnolli , Josef Willer
    • Emmerich Bertagnolli , Josef Willer
    • H01L2120
    • H01L28/87 , H01L27/10852 , H01L28/88
    • A method for fabricating a stacked capacitor in a semiconductor configuration, in which one electrode of the stacked capacitor is connected via a terminal region of a first conductivity type to a source or drain of a transistor. The semiconductor configuration having one electrode of a stacked capacitor produced by utilizing different etching rates of semiconductor layers of a second conductivity type which are doped to different extents. After the etching of the one electrode of the stacked capacitor, doping reversal of the semiconductor layers remaining after the etching operation to the first conductivity type is performed, with the result that the electrode has the same conductivity type as the terminal region and no pn junction occurs between the electrode and terminal region.
    • 一种用于制造半导体构造的层叠电容器的方法，其中层叠电容器的一个电极经由第一导电类型的端子区域连接到晶体管的源极或漏极。 半导体结构具有通过利用掺杂到不同程度的第二导电类型的半导体层的不同蚀刻速率而产生的堆叠电容器的一个电极。 在层叠电容器的一个电极的蚀刻之后，执行在蚀刻操作之后保留的半导体层的掺杂反转到第一导电类型，结果是电极具有与端子区域相同的导电类型，并且没有pn结 发生在电极和端子区域之间。
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    • 5. 发明授权
      US06222753B1 SRAM cell arrangement and method for manufacturing same 有权
    • SRAM cell arrangement and method for manufacturing same
    • SRAM单元布置及其制造方法
    • US06222753B1
    • 2001-04-24
    • US09446419
    • 1999-12-20
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • G11C700
    • H01L27/11 , H01L27/1104
    • An SRAM cell arrangement which includes six MOS transistors per memory cell wherein each transistor is formed as a vertical transistors. The MOS transistors are arranged at sidewalls of trenches. Parts of the memory cell such as, for example, gate electrodes or conductive structures fashioned as spacers are contacted via adjacent, horizontal, conductive structures arranged above a surface of a substrate. Connections between parts of memory cells occur via third conductive structures arranged at the sidewalls of the depressions and word lines via diffusion regions that are adjacent to the sidewalls of the depressions within the substrate, via first bit lines, via second bit lines and/or via conductive structures that are partially arranged at different heights with respect to an axis perpendicular to the surface. Contacts contact a plurality of parts of the MOS transistors simultaneously.
    • 每个存储单元包括六个MOS晶体管的SRAM单元布置，其中每个晶体管形成为垂直晶体管。 MOS晶体管布置在沟槽的侧壁。 存储单元的部分，例如栅极电极或形成为间隔物的导电结构，经由布置在衬底表面上方的相邻的水平导电结构接触。 存储器单元的部分之间的连接通过布置在凹陷和字线的侧壁处的第三导电结构经由第一位线经由第二位线和/或通孔的扩散区域经由衬底内的凹陷的侧壁相邻布置 相对于垂直于表面的轴部分地布置在不同高度的导电结构。 触头同时接触MOS晶体管的多个部分。
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    • 10. 发明授权
      US06586795B2 DRAM cell configuration whose memory cells can have transistors and capacitors with improved electrical properties 失效
    • DRAM cell configuration whose memory cells can have transistors and capacitors with improved electrical properties
    • 其存储单元可以具有晶体管和具有改善的电性能的电容器的DRAM单元配置
    • US06586795B2
    • 2003-07-01
    • US09873659
    • 2001-06-04
    • Bernd Goebel , Emmerich Bertagnolli
    • Bernd Goebel , Emmerich Bertagnolli
    • H01L218242
    • H01L27/10864 , H01L27/10841
    • Memory cells each include one transistor and one capacitor. A memory node of the capacitor is disposed in a first indentation, while a gate electrode of the transistor is disposed in a second indentation. An upper source/drain region, a channel region, and a lower source/drain region of the transistor are disposed above one another and each adjoin both a first flank of the first indentation and the second indentation. At least a portion of the first flank is provided with a capacitor dielectric, which in the region of the lower source/drain region has a recess, in which the memory node adjoins the lower source/drain region. The second indentation of a first one of the memory cells can adjoin the memory node that is disposed in the first indentation of a second one of the memory cells. The second indentations can be parts of word line trenches, which extend transversely to insulation trenches. Above the recess, an insulating structure is preferably disposed in the first indentation and adjoins two adjacent ones of the insulation trenches.
    • 每个存储单元包括一个晶体管和一个电容器。 电容器的存储节点设置在第一压痕中，而晶体管的栅电极设置在第二压痕中。 晶体管的上源极/漏极区域，沟道区域和下部源极/漏极区域彼此并排设置，并且每个与第一压痕的第一侧面和第二压痕相邻。 第一侧面的至少一部分设置有电容器电介质，其在下源极/漏极区域的区域中具有凹槽，其中存储器节点邻接下部源极/漏极区域。 存储器单元中的第一个存储单元的第二缩进可以与布置在第二个存储单元的第一个凹槽中的存储器节点相邻。 第二个凹痕可以是横向延伸到绝缘沟槽的字线沟槽的部分。 在凹部上方，绝缘结构优选设置在第一压痕中，并与两个绝缘沟槽相邻。
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