会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明授权
      US5846860A Method of making buried contact in DRAM technology 失效
    • Method of making buried contact in DRAM technology
    • 在DRAM技术中进行埋地接触的方法
    • US5846860A
    • 1998-12-08
    • US668801
    • 1996-06-24
    • Chun-Yi Shih , Julie Huang , Mong-Song Liang
    • Chun-Yi Shih , Julie Huang , Mong-Song Liang
    • H01L21/285 , H01L21/8242
    • H01L27/10852 , H01L21/28537 , Y10S148/02
    • A new method of forming an improved buried contact junction is described. Word lines are provided over the surface of a semiconductor substrate. A first insulating layer is deposited overlying the word lines. The first insulating layer is etched away where it is not covered by a buried contact mask to provide an opening to the semiconductor substrate. A layer of tetraethoxysilane (TEOS) silicon oxide is deposited over the first insulating layer and over the semiconductor substrate within the opening. The TEOS layer is anisotropically etched to leave spacers on the sidewalls of the word lines and of the first insulating layer. A first layer of polysilicon is deposited overlying the first insulating layer and within the opening. The first polysilicon layer is doped with dopant which is driven in to form a buried contact junction within the semiconductor substrate under the opening. The first polysilicon layer is patterned to form a polysilicon contact overlying the buried contact junction wherein the mask used for the patterning is misaligned and wherein a portion of a TEOS spacer overlying the buried contact junction is exposed and wherein a portion of the first polysilicon layer other than that of the contact remains as residue. The first polysilicon layer residue is etched away wherein the exposed TEOS spacer protects the buried contact junction within the semiconductor substrate from the etching completing the formation of a buried contact in the fabrication of an integrated circuit.
    • 描述了形成改进的埋地接触结的新方法。 字线设置在半导体衬底的表面上。 第一绝缘层沉积在字线上方。 第一绝缘层被蚀刻掉，其中它不被掩埋的接触掩模覆盖以提供到半导体衬底的开口。 一层四乙氧基硅烷（TEOS）氧化硅沉积在第一绝缘层上方，并在该开口内的半导体衬底上。 TEOS层被各向异性地蚀刻以将间隔物留在字线和第一绝缘层的侧壁上。 第一层多晶硅沉积在第一绝缘层上并且在开口内。 第一多晶硅层掺杂掺杂剂，掺杂剂被驱动以在开口下的半导体衬底内形成掩埋接触结。 第一多晶硅层被图案化以形成覆盖掩埋接触结的多晶硅接触，其中用于图案化的掩模未对准，并且其中覆盖掩埋接触结的TEOS间隔物的一部分被暴露，并且其中第一多晶硅层的一部分其他 比接触物残留物残留。 蚀刻掉第一多晶硅层残留物，其中暴露的TEOS间隔物保护半导体衬底内的掩埋接触结合层免于在集成电路的制造中完成掩埋接触的形成。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US5654231A Method of eliminating buried contact trench in SRAM technology 失效
    • Method of eliminating buried contact trench in SRAM technology
    • 在SRAM技术中消除埋接触沟的方法
    • US5654231A
    • 1997-08-05
    • US621273
    • 1996-03-25
    • Mong-Song Liang , Jin-Yuan Lee , Chun-Yi Shih
    • Mong-Song Liang , Jin-Yuan Lee , Chun-Yi Shih
    • H01L21/28 , H01L21/8244
    • H01L27/11 , H01L21/28
    • A new method of forming an improved buried contact junction is described. A first polysilicon layer is deposited overlying a gate silicon oxide layer on the surface of a semiconductor substrate. The first polysilicon and gate oxide layers are etched away where they are not covered by a buried contact mask to provide an opening to the semiconductor substrate. Ions are implanted through the opening into the semiconductor substrate to form a buried contact junction. A layer of dielectric material is deposited over the first polysilicon layer and over the semiconductor substrate within the opening. The layer is anisotropically etched to leave spacers on the sidewalls of the first polysilicon layer and adjacent the opening. A second layer of polysilicon is deposited overlying the first polysilicon layer and over the substrate within the opening. The second polysilicon layer is patterned to form gate electrodes and a polysilicon contact overlying the buried contact junction wherein the mask used for the patterning is misaligned and a portion of a spacer overlying the buried contact junction is exposed and wherein a portion of the second polysilicon layer other than that of the contact remains as residue. The second polysilicon layer residue is etched away wherein the exposed spacer protects the buried contact junction within the semiconductor substrate from the etching to complete the formation of a buried contact in the fabrication of an integrated circuit.
    • 描述了形成改进的埋地接触结的新方法。 沉积在半导体衬底的表面上的栅极氧化硅层上的第一多晶硅层。 第一多晶硅和栅极氧化物层被蚀刻掉，其中它们不被掩埋的接触掩模覆盖以提供到半导体衬底的开口。 离子通过开口植入半导体衬底中以形成掩埋接触结。 电介质材料层沉积在开口内的第一多晶硅层上方和半导体衬底之上。 该层被各向异性地蚀刻以在第一多晶硅层的侧壁和邻近开口处留下间隔物。 第二层多晶硅沉积在第一多晶硅层的上方并且在开口内的衬底上。 图案化第二多晶硅层以形成栅电极和覆盖掩埋接触结的多晶硅接触，其中用于图案化的掩模不对准，并且覆盖掩埋接触结的间隔物的一部分被暴露，并且其中第二多晶硅层的一部分 除了接触物以外，残留物残留。 第二多晶硅层残留物被蚀刻掉，其中暴露的间隔物保护半导体衬底内的掩埋接触结点免受蚀刻，以在集成电路的制造中完成掩埋接触的形成。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US5723374A Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology 失效
    • Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology
    • 用于形成介质间隔物以防止堆叠电容器DRAM技术中的多晶硅的方法
    • US5723374A
    • 1998-03-03
    • US775049
    • 1996-12-27
    • Julie Huang , Mong-Song Liang
    • Julie Huang , Mong-Song Liang
    • H01L21/8242 , H01L23/532
    • H01L27/10844 , H01L23/53223 , H01L2924/0002
    • A new method of avoiding the formation of a polysilicon stringer along the slope of the bit line contact hole edge is described. A gate electrode and associated source/drain regions are formed in and on the surface of a semiconductor substrate wherein the bit line contact is to be formed adjacent to the gate electrode. First spacers are formed on the sidewalls of the gate electrode. A first insulating layer over the gate electrode adjacent to the bit line contact has a first slope. Second spacers on the sidewalls of the first insulating layer adjacent to the bit line contact have a second slope less than the first slope. A second polysilicon layer is deposited overlying the gate electrode and patterned. A first dielectric layer and a third polysilicon layer is deposited overlying the second polysilicon layer. The third polysilicon layer is etched away where the bit line contact is to be formed. The gentler slope of the second spacers allows the third polysilicon layer to be etched away without leaving stringers. A bit line contact opening is etched through a second dielectric layer to the underlying semiconductor substrate wherein the bit line contact opening is separated from the third polysilicon layer by a thickness of the second dielectric layer. A fourth polysilicon layer is deposited within the contact opening to form the bit line contact.
    • 描述了避免沿着位线接触孔边缘的斜面形成多晶硅桁条的新方法。 在半导体衬底的表面上和表面上形成栅电极和相关的源极/漏极区，其中位线接触将被形成为与栅电极相邻。 在栅电极的侧壁上形成第一间隔物。 与位线接触件相邻的栅电极上的第一绝缘层具有第一斜率。 与位线接触相邻的第一绝缘层的侧壁上的第二间隔物具有小于第一斜率的第二斜率。 第二多晶硅层沉积在栅电极上并被图案化。 覆盖在第二多晶硅层上的第一介电层和第三多晶硅层被沉积。 在要形成位线接触的位置蚀刻掉第三多晶硅层。 第二间隔物的温和倾斜允许第三多晶硅层被蚀刻掉而不留下桁条。 位线接触开口通过第二电介质层蚀刻到下面的半导体衬底，其中位线接触开口与第三多晶硅层分离第二电介质层的厚度。 在接触开口内沉积第四多晶硅层以形成位线接触。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US5668035A Method for fabricating a dual-gate dielectric module for memory with embedded logic technology 失效
    • Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
    • 用嵌入式逻辑技术制造存储器双栅介质模块的方法
    • US5668035A
    • 1997-09-16
    • US661259
    • 1996-06-10
    • Chung Hsin Fang , Julie Huang , Chen-Jong Wang , Mong-Song Liang
    • Chung Hsin Fang , Julie Huang , Chen-Jong Wang , Mong-Song Liang
    • H01L27/105 , H01L21/70
    • H01L27/105
    • A method for fabricating a dual-gate oxide for memory with embedded logic has been achieved. The method is described for forming a thin gate oxide for the peripheral circuits on a DRAM device, while providing a thicker oxide for the memory cells having a boosted word line architecture. The method avoids applying photoresist directly to the gate oxide, and thereby prevents contamination. A first gate oxide is formed on the device areas on the substrate. A first polysilicon layer is deposited and patterned leaving portions over the memory cell areas. The first gate oxide is removed over the peripheral device areas, and is replaced by a thinner second gate oxide. A second polysilicon layer is deposited and patterned to remain over the peripheral device areas. The first and second polysilicon layers, having essentially equal thicknesses, are coated with an insulating layer. The FET gate electrodes for both the peripheral and memory cell areas are simultaneously patterned from the first and second polysilicon layers to complete the DRAM structure up to and including the gate electrodes.
    • 已经实现了用于具有嵌入式逻辑的用于存储器的双栅极氧化物的方法。 描述了用于在DRAM器件上形成用于外围电路的薄栅极氧化物的方法，同时为具有升压的字线架构的存储器单元提供较厚的氧化物。 该方法避免了将光致抗蚀剂直接施加到栅极氧化物，从而防止污染。 第一栅极氧化物形成在衬底上的器件区域上。 沉积和图案化的第一多晶硅层将部分留在存储器单元区域上。 第一栅极氧化物在外围器件区域上被去除，并被较薄的第二栅极氧化物代替。 第二多晶硅层被沉积并图案化以保留在外围设备区域上。 具有基本相同厚度的第一和第二多晶硅层被涂覆有绝缘层。 用于外围和存储单元区域的FET栅电极从第一和第二多晶硅层同时构图，以完成直到并包括栅电极的DRAM结构。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号