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    • 1. 发明授权
      US5453956A Load generator used in semiconductor memory device 失效
    • Load generator used in semiconductor memory device
    • 用于半导体存储器件的负载发生器
    • US5453956A
    • 1995-09-26
    • US382408
    • 1995-02-01
    • Akihiro Iwase , Teruo Seki , Masaharu Kagohashi
    • Akihiro Iwase , Teruo Seki , Masaharu Kagohashi
    • G11C11/419 , G11C7/10 , G11C11/409 , G11C11/413 , H03K5/02 , G11C11/40 , G11C13/00
    • G11C7/1048
    • A load generator is disclosed, which controls the voltage swing of the complementary logic signals generated in a semiconductor memory device. The load generator includes a first load circuit for controlling the potential levels of the signals appearing on a pair of complementary input signal lines. The first load circuit includes a first and second voltage dividers connected to the complementary input signal lines. Each of the first and second voltage dividers include a first voltage dividing transistor and a first voltage dividing resistive element connected in series between the semiconductor's low and high potential power supplies. The two first voltage dividing transistors are connected to each other in such a manner that a voltage, divided by one of the two transistors, is applied to the gate of the other transistor. The load generator further includes a second load circuit for controlling the potential levels of the signals appearing on a pair of complementary output signal lines. The second load circuit includes a third and fourth voltage dividing circuits associated with the first and second voltage dividing circuits and connected to the complementary output signal lines, respectively. Each of the third and fourth voltage dividing circuits includes a second voltage dividing transistor and a second voltage dividing resistive element, connected in series between the low and high potential power supplies.
    • 公开了一种负载发生器，其控制在半导体存储器件中产生的互补逻辑信号的电压摆幅。 负载发生器包括用于控制出现在一对互补输入信号线上的信号的电位电平的第一负载电路。 第一负载电路包括连接到互补输入信号线的第一和第二分压器。 第一和第二分压器中的每一个包括串联连接在半导体的低电位和高电位电源之间的第一分压晶体管和第一分压电阻元件。 两个第一分压晶体管彼此连接，使得由两个晶体管中的一个分压的电压施加到另一个晶体管的栅极。 负载发生器还包括用于控制出现在一对互补输出信号线上的信号的电位电平的第二负载电路。 第二负载电路包括与第一和第二分压电路相关联并分别连接到互补输出信号线的第三和第四分压电路。 第三和第四分压电路中的每一个包括串联连接在低电位和高电位电源之间的第二分压晶体管和第二分压电阻元件。
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    • 2. 发明授权
      US5631865A Data outputting circuit for semiconductor memory device 失效
    • Data outputting circuit for semiconductor memory device
    • 半导体存储器件的数据输出电路
    • US5631865A
    • 1997-05-20
    • US562745
    • 1995-11-27
    • Akihiro Iwase , Masaharu Kagohashi
    • Akihiro Iwase , Masaharu Kagohashi
    • G11C11/419 , G11C7/10 , G11C11/409 , G11C7/00
    • G11C7/1048
    • A semiconductor memory device includes a sense amplifier and a load circuit which are connected to a pair of data buses through which cell data is read. The sense amplifier produces an output data signal in accordance with voltage potentials of transfer signals on the data buses. During data reading operation of the memory device, the sense amplifier is enabled and the transfer signals on the data buses have a different voltage potential level from each other. The load circuit sets the data buses at a predetermined reset voltage potential in a stand by state of the data reading operation. The reset voltage potential is intermediate of the voltage potential levels of the data buses when the sense amplifier is enabled.
    • 半导体存储器件包括读出放大器和负载电路，其连接到读取单元数据的一对数据总线。 读出放大器根据数据总线上传输信号的电压电位产生输出数据信号。 在存储器件的数据读取操作期间，读出放大器被使能，数据总线上的传输信号彼此之间具有不同的电压电位。 负载电路通过数据读取操作的状态将数据总线设置在待机状态下的预定复位电压电位。 当启用读出放大器时，复位电压电位是数据总线的电压电位电平的中间。
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    • 4. 发明授权
      US5719812A Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal 失效
    • Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal
    • 半导体存储器包括位线复位电路和脉冲发生器，其具有取决于输入信号中的转换类型的输出延迟时间
    • US5719812A
    • 1998-02-17
    • US718014
    • 1996-09-03
    • Teruo Seki , Akihiro Iwase , Shinzi Nagai
    • Teruo Seki , Akihiro Iwase , Shinzi Nagai
    • G11C7/12 , G11C7/22 , G11C11/413
    • G11C7/12 , G11C7/22
    • A semiconductor memory includes a power down pulse generating circuit having an output delay time which is dependent on the type of change or transition in an input signal. The pulse generating circuit generates a power down signal at different times depending on whether the input signal changes from a first level to a second level or from the second level to the first level to prevent the power down signal from being output twice when an input clock signal has a pulse width shorter than a normal pulse width thereof. The power down pulse generating circuit generates the power down signal in response to a signal from address transition detection circuitry, and causes data read/write circuitry and bit line pulse generating circuitry to become inactive to reduce power consumption. The bit line pulse generating circuitry generates reset signals which may be used to reset or precharge the bit lines at different timings to reduce peak current in the semiconductor memory.
    • 半导体存储器包括具有取决于输入信号中的变化或转换的类型的输出延迟时间的掉电脉冲发生电路。 脉冲发生电路根据输入信号是从第一电平变为第二电平还是从第二电平变为第一电平，在不同的时间产生掉电信号，以防止掉电信号在输入时钟 信号具有比其正常脉冲宽度短的脉冲宽度。 掉电脉冲产生电路响应于来自地址转换检测电路的信号产生掉电信号，并且使数据读/写电路和位线脉冲发生电路变为不活动以降低功耗。 位线脉冲发生电路产生可用于在不同定时复位或预充电位线的复位信号，以减少半导体存储器中的峰值电流。
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    • 9. 发明授权
      US5475639A Semiconductor memory device with improved speed for reading data 失效
    • Semiconductor memory device with improved speed for reading data
    • 半导体存储器件具有改善读取数据的速度
    • US5475639A
    • 1995-12-12
    • US215023
    • 1994-03-21
    • Akihiro Iwase , Teruo Seki , Shinji Nagai , Tadashi Ozawa
    • Akihiro Iwase , Teruo Seki , Shinji Nagai , Tadashi Ozawa
    • G11C11/41 , G11C11/419 , G11C7/00
    • G11C11/419
    • Disclosed is a semiconductor memory device which operates based on voltages from a high voltage power source and a low voltage power source. A plurality of memory cells are formed in a memory cell array. Plural pairs of bit lines are connected to the memory cells to transfer data signals read from the memory cells. A sense amplifier, which has a pair of input terminals, amplifies the data signal. A level shifter is selectively connected to plural pairs of bit lines to shift the level of the data signal of a selected pair of bit lines to a level near the operation point of the sense amplifier, and supplies a resultant data signal to the sense amplifier. The level shifter includes a first transistor for receiving the data signal, and a plurality of second transistors connected between the first transistor and the low voltage power source. The first transistor has a first terminal to be supplied with the data signal, a second terminal and a control electrode for receiving a control signal for transferring the data signal to the sense amplifier. The second transistors are connected between the second terminal of the first transistor and the low voltage power source. The output of the second terminal of the first transistor is input to the input terminals of the sense amplifier.
    • 公开了一种基于来自高压电源和低电压电源的电压进行工作的半导体存储器件。 在存储单元阵列中形成多个存储单元。 多对位线连接到存储器单元以传送从存储器单元读取的数据信号。 具有一对输入端的读出放大器放大数据信号。 电平移位器选择性地连接到多对位线，以将所选择的一对位线的数据信号的电平移动到读出放大器的操作点附近的电平，并将得到的数据信号提供给读出放大器。 电平移位器包括用于接收数据信号的第一晶体管和连接在第一晶体管和低电压电源之间的多个第二晶体管。 第一晶体管具有要提供数据信号的第一端子，第二端子和控制电极，用于接收用于将数据信号传送到读出放大器的控制信号。 第二晶体管连接在第一晶体管的第二端子和低压电源之间。 第一晶体管的第二端子的输出被输入到读出放大器的输入端。
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