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    • 2. 发明授权
      US08395869B2 ESD protection circuit with EOS immunity 有权
    • ESD protection circuit with EOS immunity
    • 具有EOS抗扰度的ESD保护电路
    • US08395869B2
    • 2013-03-12
    • US12974480
    • 2010-12-21
    • Fu-Yi Tsai , Po-Chun Hsieh , Wen-Ching Hsiung
    • Fu-Yi Tsai , Po-Chun Hsieh , Wen-Ching Hsiung
    • H02H9/00 , H01C7/12 , H02H1/00 , H02H1/04 , H02H3/22
    • H02H9/046
    • ESD protection circuit with EOS immunity is provided, which includes a first connection circuit, a first EOS control circuit formed by at least a diode, and an ESD clamp respectively coupled between a pad, a first clamp node, an I/O clamp node and a second source node. When the ESD clamp detects ESD through the I/O clamp node, it is triggered to conduct from the I/O clamp node to the second source node. When the pad receives EOS, the first EOS control circuit provides a cross voltage between the first clamp node and the I/O clamp node, such that a voltage of the I/O clamp node becomes less than a characteristic voltage of the ESD clamp to prevent the ESD clamp from reverse conducting.
    • 提供具有EOS抗扰度的ESD保护电路，其包括第一连接电路，由至少二极管形成的第一EOS控制电路和分别耦合在焊盘，第一钳位节点，I / O钳位节点和 第二个源节点。 当ESD钳位通过I / O钳位节点检测到ESD时，它被触发从I / O钳位节点传导到第二个源节点。 当焊盘接收到EOS时，第一EOS控制电路在第一钳位节点和I / O钳位节点之间提供交叉电压，使得I / O钳位节点的电压变得小于ESD钳位的特征电压， 防止ESD钳位反向导通。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明申请
      US20120154960A1 ESD PROTECTION CIRCUIT WITH EOS IMMUNITY 有权
    • ESD PROTECTION CIRCUIT WITH EOS IMMUNITY
    • ESD保护电路与EOS免疫
    • US20120154960A1
    • 2012-06-21
    • US12974480
    • 2010-12-21
    • Fu-Yi Tsai , Po-Chun Hsieh , Wen-Ching Hsiung
    • Fu-Yi Tsai , Po-Chun Hsieh , Wen-Ching Hsiung
    • H02H9/00
    • H02H9/046
    • ESD protection circuit with EOS immunity is provided, which includes a first connection circuit, a first EOS control circuit formed by at least a diode, and an ESD clamp respectively coupled between a pad, a first clamp node, an I/O clamp node and a second source node. When the ESD clamp detects ESD through the I/O clamp node, it is triggered to conduct from the I/O clamp node to the second source node. When the pad receives EOS, the first EOS control circuit provides a cross voltage between the first clamp node and the I/O clamp node, such that a voltage of the I/O clamp node becomes less than a characteristic voltage of the ESD clamp to prevent the ESD clamp from reverse conducting.
    • 提供具有EOS抗扰度的ESD保护电路，其包括第一连接电路，由至少二极管形成的第一EOS控制电路和分别耦合在焊盘，第一钳位节点，I / O钳位节点和 第二个源节点。 当ESD钳位通过I / O钳位节点检测到ESD时，它被触发从I / O钳位节点传导到第二个源节点。 当焊盘接收到EOS时，第一EOS控制电路在第一钳位节点和I / O钳位节点之间提供交叉电压，使得I / O钳位节点的电压变得小于ESD钳位的特征电压， 防止ESD钳位反向导通。
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    • 6. 发明申请
      US20100073045A1 FREQUENCY DETECTION CIRCUIT AND DETECTION METHOD FOR CLOCK DATA RECOVERY CIRCUIT 有权
    • FREQUENCY DETECTION CIRCUIT AND DETECTION METHOD FOR CLOCK DATA RECOVERY CIRCUIT
    • 频率检测电路和时钟数据恢复电路的检测方法
    • US20100073045A1
    • 2010-03-25
    • US12237025
    • 2008-09-24
    • Kuan-Yu Chen , Wen-Ching Hsiung , Cheng-Tao Chang , Chia-Liang Lai
    • Kuan-Yu Chen , Wen-Ching Hsiung , Cheng-Tao Chang , Chia-Liang Lai
    • H03L7/06
    • H03L7/087 , H03L7/0807 , H03L7/085 , H03L7/089
    • A frequency detection circuit and a detection method thereof suitable for a clock data recovery (CDR) circuit are provided. The frequency detection circuit includes a phase detector, a first delayer, a frequency detector, and a logic circuit. The phase detector samples a data signal according to a first clock signal provided by the CDR circuit and provides a phase instruction signal according to the sampling. The first delayer delays the first clock signal to obtain a second clock signal. The frequency detector samples the data signal according to the second clock signal and provides a frequency instruction signal according to the sampling. The logic circuit generates a clock instruction signal according to the phase instruction signal and the frequency instruction signal. The CDR circuit adjusts the frequency of the first clock signal according to the status of the clock instruction signal.
    • 提供适用于时钟数据恢复（CDR）电路的频率检测电路及其检测方法。 频率检测电路包括相位检测器，第一延迟器，频率检测器和逻辑电路。 相位检测器根据由CDR电路提供的第一时钟信号对数据信号进行采样，并根据采样提供相位指令信号。 第一延迟器延迟第一时钟信号以获得第二时钟信号。 频率检测器根据第二时钟信号对数据信号进行采样，并根据采样提供频率指令信号。 逻辑电路根据相位指令信号和频率指令信号生成时钟指令信号。 CDR电路根据时钟指令信号的状态来调整第一时钟信号的频率。
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    • 7. 发明授权
      US07764088B2 Frequency detection circuit and detection method for clock data recovery circuit 有权
    • Frequency detection circuit and detection method for clock data recovery circuit
    • 时钟数据恢复电路的频率检测电路和检测方法
    • US07764088B2
    • 2010-07-27
    • US12237025
    • 2008-09-24
    • Kuan-Yu Chen , Wen-Ching Hsiung , Cheng-Tao Chang , Chia-Liang Lai
    • Kuan-Yu Chen , Wen-Ching Hsiung , Cheng-Tao Chang , Chia-Liang Lai
    • H03D13/00
    • H03L7/087 , H03L7/0807 , H03L7/085 , H03L7/089
    • A frequency detection circuit and a detection method thereof suitable for a clock data recovery (CDR) circuit are provided. The frequency detection circuit includes a phase detector, a first delayer, a frequency detector, and a logic circuit. The phase detector samples a data signal according to a first clock signal provided by the CDR circuit and provides a phase instruction signal according to the sampling. The first delayer delays the first clock signal to obtain a second clock signal. The frequency detector samples the data signal according to the second clock signal and provides a frequency instruction signal according to the sampling. The logic circuit generates a clock instruction signal according to the phase instruction signal and the frequency instruction signal. The CDR circuit adjusts the frequency of the first clock signal according to the status of the clock instruction signal.
    • 提供适用于时钟数据恢复（CDR）电路的频率检测电路及其检测方法。 频率检测电路包括相位检测器，第一延迟器，频率检测器和逻辑电路。 相位检测器根据由CDR电路提供的第一时钟信号对数据信号进行采样，并根据采样提供相位指令信号。 第一延迟器延迟第一时钟信号以获得第二时钟信号。 频率检测器根据第二时钟信号对数据信号进行采样，并根据采样提供频率指令信号。 逻辑电路根据相位指令信号和频率指令信号生成时钟指令信号。 CDR电路根据时钟指令信号的状态来调整第一时钟信号的频率。
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    • 9. 发明申请
      US20090256629A1 PHASE DETECTOR FOR HALF-RATE BANG-BANG CDR CIRCUIT 有权
    • PHASE DETECTOR FOR HALF-RATE BANG-BANG CDR CIRCUIT
    • 用于高速BANG-BANG CDR电路的相位检测器
    • US20090256629A1
    • 2009-10-15
    • US12101716
    • 2008-04-11
    • Yu-Hsin Tseng , Wen-Ching Hsiung
    • Yu-Hsin Tseng , Wen-Ching Hsiung
    • H03K5/08 , H03K5/00
    • H04L7/033 , H03L7/089 , H03L7/091
    • A phase detector, including a sampling device, a comparing device, and an output device, is provided. The sampling device samples a data signal according to a plurality of clock signals, so as to provide a plurality of corresponding sampling values. The clock signals have the same frequency and different phases. The comparing device is coupled to the sampling device, and provides a plurality of corresponding comparison values according to comparison results of each of the sampling values comparing with the next sampling value. The output device is coupled to the comparing device, and outputs two of the comparison values in response to edges of the clock signals. The two outputted comparison values serve as a first instruction signal and a second instruction signal respectively. The first and the second instruction signals are referred to in controlling the frequency and the phase of the foregoing clock signals.
    • 提供了包括采样装置，比较装置和输出装置的相位检测器。 采样装置根据多个时钟信号对数据信号进行采样，以便提供多个对应的采样值。 时钟信号具有相同的频率和不同的相位。 比较装置耦合到采样装置，并且根据与下一采样值相比较的每个采样值的比较结果提供多个​​对应的比较值。 输出装置耦合到比较装置，并且响应于时钟信号的边沿而输出两个比较值。 两个输出的比较值分别用作第一指令信号和第二指令信号。 在控制上述时钟信号的频率和相位时，参考第一和第二指令信号。
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