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    • 1. 发明授权
      US5831640A Enhanced texture map data fetching circuit and method 失效
    • Enhanced texture map data fetching circuit and method
    • 增强纹理贴图数据提取电路和方法
    • US5831640A
    • 1998-11-03
    • US770453
    • 1996-12-20
    • Vincent W. Wang , Jih-Hsien Soong , Hongjun Shu , Tzoyao Chan
    • Vincent W. Wang , Jih-Hsien Soong , Hongjun Shu , Tzoyao Chan
    • G06T1/20 , G06F12/08 , G06T1/60 , G06T15/04 , G06T15/10 , G06F13/16
    • G06F12/0875 , G06T15/04 , G06T15/10
    • A circuit and method for increasing the processing efficiency of texture map data requests within a 3D subunit of a computer controlled graphics display system. The 3D graphics display subsystem includes a polygon engine, a texture map engine and a pixel pipeline. The texture map engine contains a texture map data access (TDA) circuit having a cache controller with a computer readable cache memory for containing recently used texture maps stored in (u,v) coordinate space. The cache controller is limited in handling only n cache miss operations simultaneously. In one embodiment, n is 1. The TDA circuit also contains a texture map address (TMA) FIFO memory unit for storing texture map addresses associated with texture data requests that hit or missed in the cache memory unit. Since the cache controller handles up to n misses, the texture engine stalls when the (n+1).sup.th unprocessed texture request miss is encountered. Therefore, the TMA FIFO at any time contains at most n miss addresses therein. Processing efficiency is increased when a miss is encountered but the TMA FIFO contains unprocessed hit addresses. At this time, simultaneously with the cache controller fetching the texture data for the missed address, it can also advantageously: (1) supply data from the cache memory for the previously encountered and stored hit addresses; and (2) accept new hit addresses into the TMA FIFO thereby effectively avoiding a texture engine stall. This is quite unlike the prior art systems which process no hit addresses upon a texture miss but rather stall the texture engine.
    • 一种用于增加计算机控制的图形显示系统的3D子单元内的纹理映射数据请求的处理效率的电路和方法。 3D图形显示子系统包括多边形引擎，纹理映射引擎和像素管道。 纹理映射引擎包含具有高速缓存控制器的纹理映射数据访问（TDA）电路，该缓存控制器具有计算机可读高速缓冲存储器，用于存储存储在（u，v）坐标空间中的最近使用的纹理映射。 缓存控制器在仅处理n个缓存未命中操作的同时受到限制。 在一个实施例中，n为1.TDA电路还包含纹理映射地址（TMA）FIFO存储器单元，用于存储与高速缓冲存储器单元中的命中或错过的纹理数据请求相关联的纹理映射地址。 由于缓存控制器处理多达n个未命中，当遇到第（n + 1）个未处理的纹理请求未命中时，纹理引擎停止。 因此，TMA FIFO在任何时候最多包含n个未命中的地址。 当遇到错过但是TMA FIFO包含未处理的命中地址时，处理效率会提高。 此时，与缓存控制器同时获取遗漏地址的纹理数据，还可以有利地：（1）从高速缓冲存储器提供先前遇到和存储的命中地址的数据; 和（2）接受新的命中地址到TMA FIFO，从而有效地避免纹理引擎失速。 这与现有技术的系统完全不同，这种系统在纹理丢失时不处理命中地址，而是阻止纹理引擎。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US5345577A Dram refresh controller with improved bus arbitration scheme 失效
    • Dram refresh controller with improved bus arbitration scheme
    • 改进总线仲裁方案的戏剧刷新控制器
    • US5345577A
    • 1994-09-06
    • US981329
    • 1992-11-24
    • Tzoyao Chan , Milton Cheung
    • Tzoyao Chan , Milton Cheung
    • G06F12/08 , G06F13/28 , G06F13/30
    • G06F13/30 , G06F12/0802 , G06F13/285
    • A cache controller with both burst and hidden refresh modes. In the burst mode, refresh requests are counted, but not acted on, until a predetermined number of refresh requests have been received. At that time, multiple refreshes are done in a single sequence. Although the amount of time taken for actually refreshing the memory is the same, the time needed for arbitration to obtain control of the necessary busses is reduced, giving an overall savings of time. In the hidden refresh mode, a refresh is done, but no hold signal is sent back to stop the CPU while the refresh is being done. Circuitry is provided which allows local memory accesses, but holds other memory accesses until the refresh is completed. Thus, local memory accesses, which expect data quickly, are not inhibited and other memory accesses, which the CPU expects may take some time, can be held up without the CPU knowing.
    • 具有突发和隐藏刷新模式的缓存控制器。 在突发模式下，刷新请求被计数，但不被执行，直到已经接收到预定数量的刷新请求。 那时，多次刷新是以单个顺序完成的。 虽然实际刷新内存所花费的时间是相同的，但减少仲裁以获得对必要的总线的控制所需的时间，从而总体节省了时间。 在隐藏刷新模式下，刷新完成，但刷新完成时不会发回保持信号以停止CPU。 提供了允许本地存储器访问的电路，但是保持其他存储器访问，直到刷新完成。 因此，本地存储器访问期望数据快速，不会被CPU抑制，并且CPU预计可能需要一些时间的其他存储器访问可以在没有CPU知道的情况下被阻止。
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