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    • 52. 发明授权
      US07737746B2 DLL circuit and method of controlling the same 有权
    • DLL circuit and method of controlling the same
    • DLL电路及其控制方法
    • US07737746B2
    • 2010-06-15
    • US12170282
    • 2008-07-09
    • Dong-Suk Shin
    • Dong-Suk Shin
    • H03L7/06
    • H03L7/0814 , H03L7/10
    • A delay locked loop (DLL) circuit includes an initial operation setting unit configured to generate an initial operation signal in response to a reference clock signal and an operation start signal; a shift register configured to generate a delay control code in response to the initial operation signal, a phase comparison signal, and an initial setting code; a delay line configured to delay the reference clock signal or a feedback clock signal in response to the initial operation signal and the delay control code, thereby generating a plurality of unit delay clock signals; and an initial delay monitoring unit configured to generate the initial setting code in response to the reference clock signal and the plurality of unit delay clock signals.
    • 延迟锁定环（DLL）电路包括初始操作设置单元，其被配置为响应于参考时钟信号和操作开始信号而产生初始操作信号; 移位寄存器，被配置为响应于初始操作信号，相位比较信号和初始设置码产生延迟控制代码; 延迟线，被配置为响应于初始操作信号和延迟控制代码来延迟参考时钟信号或反馈时钟信号，由此产生多个单位延迟时钟信号; 以及初始延迟监视单元，被配置为响应于所述参考时钟信号和所述多个单位延迟时钟信号而产生所述初始设置码。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 53. 发明授权
      US07714394B2 CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same 有权
    • CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
    • 具有升高的源极和漏极区域的CMOS半导体器件及其制造方法
    • US07714394B2
    • 2010-05-11
    • US11285978
    • 2005-11-23
    • Dong-Suk Shin , Hwa-Sung Rhee , Tetsuji Ueno , Ho Lee , Seung-Hwan Lee
    • Dong-Suk Shin , Hwa-Sung Rhee , Tetsuji Ueno , Ho Lee , Seung-Hwan Lee
    • H01L23/58
    • H01L29/7834 , H01L21/265 , H01L21/823807 , H01L21/823814 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/66628
    • A Complementary Metal Oxide Semiconductor (CMOS) device is provided. The CMOS device includes an isolation layer provided in a semiconductor substrate to define first and second active regions. First and second gate patterns are disposed to cross over the first and second active regions, respectively. A first elevated source region and a first elevated drain region are disposed at both sides of the first gate pattern respectively, and a second elevated source region and a second elevated drain region are disposed at both sides of the second gate pattern respectively. The first elevated source/drain regions are provided on the first active region, and the second elevated source/drain regions are provided on the second active region. A first gate spacer is provided between the first gate pattern and the first elevated source/drain regions. A second gate spacer is provided to cover edges of the second elevated source/drain regions adjacent to the second gate pattern and an upper sidewall of the second gate pattern. Methods of fabricating the CMOS device is also provided.
    • 提供互补金属氧化物半导体（CMOS）器件。 CMOS器件包括设置在半导体衬底中以限定第一和第二有源区的隔离层。 第一和第二栅极图案分别设置成跨越第一和第二有源区域。 第一升高的源极区域和第一升高的漏极区域分别设置在第一栅极图案的两侧，并且第二升高的源极区域和第二升高的漏极区域分别设置在第二栅极图案的两侧。 第一升高的源极/漏极区域设置在第一有源区上，而第二升高的源极/漏极区域设置在第二有源区域上。 在第一栅极图案和第一升高的源极/漏极区域之间提供第一栅极间隔物。 设置第二栅极间隔物以覆盖与第二栅极图案相邻的第二升高的源极/漏极区域和第二栅极图案的上侧壁的边缘。 还提供了制造CMOS器件的方法。
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    • 55. 发明申请
      US20090001468A1 METHOD OF FABRICATING TRANSISTOR INCLUDING BURIED INSULATING LAYER AND TRANSISTOR FABRICATED USING THE SAME 有权
    • METHOD OF FABRICATING TRANSISTOR INCLUDING BURIED INSULATING LAYER AND TRANSISTOR FABRICATED USING THE SAME
    • 制造包覆绝缘层的晶体管的方法和使用其制造的晶体管
    • US20090001468A1
    • 2009-01-01
    • US12206225
    • 2008-09-08
    • Dong-Suk Shin
    • Dong-Suk Shin
    • H01L29/786
    • H01L29/66636 , H01L29/165 , H01L29/517 , H01L29/665 , H01L29/6653 , H01L29/66628 , H01L29/66772 , H01L29/7848 , H01L29/78621 , H01L29/78639
    • In a method of fabricating a transistor including a buried insulating layer and transistor fabricated using the same, the method includes sequentially forming a sacrificial layer and a top semiconductor layer on a single crystalline semiconductor substrate. A gate pattern is formed on the top semiconductor layer. A sacrificial spacer is formed to cover sidewalls of the gate pattern. An elevated semiconductor layer is grown on a portion of the top semiconductor layer adjacent to the sacrificial spacer. The sacrificial spacer is removed. A portion of the top semiconductor layer from which the sacrificial spacer is removed is etched until the sacrificial layer is exposed, thereby forming a recess, which separates the top semiconductor layer into a first top semiconductor layer pattern and a second top semiconductor layer pattern, which remain under the gate pattern and the elevated semiconductor layer, respectively. The sacrificial layer is selectively removed. A buried insulating layer is formed to fill a region from which the sacrificial layer is removed. A buried semiconductor layer is grown in the recess. An extending recess extends from the recess and is formed to expose the semiconductor substrate. The extending recess separates the buried insulating layer into a first buried insulating layer pattern and a second buried insulating layer pattern, which are self-aligned to the first and second top semiconductor layer patterns, respectively.
    • 在制造包括掩埋绝缘层的晶体管和使用其制造的晶体管的方法中，该方法包括在单晶半导体衬底上顺序地形成牺牲层和顶部半导体层。 在顶部半导体层上形成栅极图案。 形成牺牲隔离物以覆盖栅极图案的侧壁。 在与牺牲间隔物相邻的顶部半导体层的一部分上生长升高的半导体层。 去除牺牲隔离物。 去除牺牲隔离物的顶部半导体层的一部分被蚀刻直到牺牲层被暴露，从而形成将顶部半导体层分离为第一顶部半导体层图案和第二顶部半导体层图案的凹部，其中 分别保持在栅极图案和升高的半导体层之下。 牺牲层被选择性地去除。 形成掩埋绝缘层以填充去除牺牲层的区域。 在凹槽中生长掩埋半导体层。 延伸凹部从凹部延伸并形成为露出半导体衬底。 延伸凹部将掩埋绝缘层分别分别与第一和第二顶部半导体层图案自对准的第一掩埋绝缘层图案和第二掩埋绝缘层图案。
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    • 56. 发明授权
      US07435657B2 Method of fabricating transistor including buried insulating layer and transistor fabricated using the same 有权
    • Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
    • 制造包括埋入绝缘层的晶体管的方法和使用其制造的晶体管
    • US07435657B2
    • 2008-10-14
    • US11257369
    • 2005-10-24
    • Dong-Suk Shin
    • Dong-Suk Shin
    • H01L21/336
    • H01L29/66636 , H01L29/165 , H01L29/517 , H01L29/665 , H01L29/6653 , H01L29/66628 , H01L29/66772 , H01L29/7848 , H01L29/78621 , H01L29/78639
    • In a method of fabricating a transistor including a buried insulating layer and transistor fabricated using the same, the method includes sequentially forming a sacrificial layer and a top semiconductor layer on a single crystalline semiconductor substrate. A gate pattern is formed on the top semiconductor layer. A sacrificial spacer is formed to cover sidewalls of the gate pattern. An elevated semiconductor layer is grown on a portion of the top semiconductor layer adjacent to the sacrificial spacer. The sacrificial spacer is removed. A portion of the top semiconductor layer from which the sacrificial spacer is removed is etched until the sacrificial layer is exposed, thereby forming a recess, which separates the top semiconductor layer into a first top semiconductor layer pattern and a second top semiconductor layer pattern, which remain under the gate pattern and the elevated semiconductor layer, respectively. The sacrificial layer is selectively removed. A buried insulating layer is formed to fill a region from which the sacrificial layer is removed. A buried semiconductor layer is grown in the recess. An extending recess extends from the recess and is formed to expose the semiconductor substrate. The extending recess separates the buried insulating layer into a first buried insulating layer pattern and a second buried insulating layer pattern, which are self-aligned to the first and second top semiconductor layer patterns, respectively.
    • 在制造包括掩埋绝缘层的晶体管和使用其制造的晶体管的方法中，该方法包括在单晶半导体衬底上顺序地形成牺牲层和顶部半导体层。 在顶部半导体层上形成栅极图案。 形成牺牲隔离物以覆盖栅极图案的侧壁。 在与牺牲间隔物相邻的顶部半导体层的一部分上生长升高的半导体层。 去除牺牲隔离物。 去除牺牲隔离物的顶部半导体层的一部分被蚀刻直到牺牲层被暴露，从而形成将顶部半导体层分离为第一顶部半导体层图案和第二顶部半导体层图案的凹部，其中 分别保持在栅极图案和升高的半导体层之下。 牺牲层被选择性地去除。 形成掩埋绝缘层以填充去除牺牲层的区域。 在凹槽中生长掩埋半导体层。 延伸凹部从凹部延伸并形成为露出半导体衬底。 延伸凹部将掩埋绝缘层分别分别与第一和第二顶部半导体层图案自对准的第一掩埋绝缘层图案和第二掩埋绝缘层图案。
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