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    • 31. 发明授权
      US06352894B1 Method of forming DRAM cell arrangement 有权
    • Method of forming DRAM cell arrangement
    • 形成DRAM单元布置的方法
    • US06352894B1
    • 2002-03-05
    • US09482064
    • 2000-01-13
    • Bernd Goebel , Wolfgang Roesner , Franz Hofmann , Emmerich Bertagnolli , Eve Marie Martin
    • Bernd Goebel , Wolfgang Roesner , Franz Hofmann , Emmerich Bertagnolli , Eve Marie Martin
    • H01L218242
    • H01L27/10876 , H01L27/10808 , H01L27/10823 , Y10S257/906 , Y10S438/947
    • A storage cell has a number of projections of a semiconductor substrate arranged in rows and columns, neighboring rows of the projections being translation-symmetrical in relation to a y-axis which extends parallel to the columns. Each of the projections has at least one first source/drain region of a selection transistor and one channel region arranged below the first source/drain region, which is surrounded by a gate electrode annularly. A storage capacitor is connected between the first source/drain region and a bit line. The bit line as well as the storage capacitor are arranged essentially above the semiconductor substrate. Second source/drain regions of selection transistors are buried in the semiconductor substrate and connected with each other. Word lines can be formed self-justified in the form of adjacent gate electrodes. The projections can be created by etching with only one mask. The storage cell can be produced with an area of 4F2, F being the minimal structural size that can be produced in the respective technology.
    • 存储单元具有排列成行和列的半导体衬底的多个突起，相邻的一列突起相对于平行于列延伸的y轴平移对称。 每个突起具有选择晶体管的至少一个第一源极/漏极区域和布置在第一源极/漏极区域下方的一个沟道区域，其被环形的栅极电极包围。 存储电容器连接在第一源极/漏极区域和位线之间。 位线以及存储电容器基本上布置在半导体衬底的上方。 选择晶体管的第二源极/漏极区域被埋在半导体衬底中并彼此连接。 字线可以形成为相邻栅电极的形式自对称。 可以通过仅使用一个掩模的蚀刻来产生突起。 可以生产具有4F2面积的存储单元，F是可以在各自技术中生产的最小结构尺寸。
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    • 32. 发明授权
      US06309930B1 SRAM cell arrangement and method for manufacturing same 有权
    • SRAM cell arrangement and method for manufacturing same
    • SRAM单元布置及其制造方法
    • US06309930B1
    • 2001-10-30
    • US09708636
    • 2000-11-09
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • Bernd Goebel , Emmerich Bertagnolli , Josef Willer , Barbara Hasler , Paul-Werner von Basse
    • H01L21336
    • H01L27/11 , H01L27/1104
    • The SRAM cell arrangement comprises six MOS transistors per memory cell that are fashioned as vertical transistors. The MOS transistors are arranged at sidewalls of trenches (G1, G2, G4). Parts of the memory cell such as, for example, gate electrodes (Ga2, Ga4) or conductive structures (L3) fashioned as spacer are contacted via adjacent, horizontal, conductive structures (H5) arranged above a surface (O) of a substrate (S). Connections between parts of memory cells ensue via third conductive structures (L3) arranged at the sidewalls of the depressions and word lines (W) via diffusion regions (D2) that are adjacent to the sidewalls of the depressions within the substrate (S), via first bit lines, via second bit lines (B2) or/and via conductive structures (L1, L2, L6) that are partially arranged at different height with respect to an axis perpendicular to the surface (O). Contacts (K5) contact a plurality of parts of the MOS transistors simultaneously.
    • SRAM单元布置包括每个存储单元的六个MOS晶体管，其被形成为垂直晶体管。 MOS晶体管布置在沟槽（G1，G2，G4）的侧壁处。 诸如例如形成隔离物的栅极（Ga2，Ga4）或导电结构（L3）的存储单元的部分通过布置在衬底的表面（O）上方的相邻的水平导电结构（H5）接触 S）。 存储器单元的部分之间的连接经由经由扩散区（D2）布置在凹陷和字线（W）的侧壁处的第三导电结构（L3），其经由衬底（S）内的凹陷的侧壁相邻的经由 通过相对于垂直于表面（O）的轴线以不同高度部分布置的第二位线（B2）或/和经由导电结构（L1，L2，L6）的第一位线。 触点（K5）同时接触MOS晶体管的多个部分。
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    • 36. 发明授权
      US06403440B1 Method for fabricating a stacked capacitor in a semiconductor configuration, and stacked capacitor fabricated by this method 有权
    • Method for fabricating a stacked capacitor in a semiconductor configuration, and stacked capacitor fabricated by this method
    • 用于制造半导体结构中的叠层电容器的方法和通过该方法制造的层叠电容器
    • US06403440B1
    • 2002-06-11
    • US09285897
    • 1999-04-08
    • Emmerich Bertagnolli , Josef Willer
    • Emmerich Bertagnolli , Josef Willer
    • H01L2120
    • H01L28/87 , H01L27/10852 , H01L28/88
    • A method for fabricating a stacked capacitor in a semiconductor configuration, in which one electrode of the stacked capacitor is connected via a terminal region of a first conductivity type to a source or drain of a transistor. The semiconductor configuration having one electrode of a stacked capacitor produced by utilizing different etching rates of semiconductor layers of a second conductivity type which are doped to different extents. After the etching of the one electrode of the stacked capacitor, doping reversal of the semiconductor layers remaining after the etching operation to the first conductivity type is performed, with the result that the electrode has the same conductivity type as the terminal region and no pn junction occurs between the electrode and terminal region.
    • 一种用于制造半导体构造的层叠电容器的方法，其中层叠电容器的一个电极经由第一导电类型的端子区域连接到晶体管的源极或漏极。 半导体结构具有通过利用掺杂到不同程度的第二导电类型的半导体层的不同蚀刻速率而产生的堆叠电容器的一个电极。 在层叠电容器的一个电极的蚀刻之后，执行在蚀刻操作之后保留的半导体层的掺杂反转到第一导电类型，结果是电极具有与端子区域相同的导电类型，并且没有pn结 发生在电极和端子区域之间。
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    • 38. 发明授权
      US6087692A DRAM cell configuration and method for its fabrication 失效
    • DRAM cell configuration and method for its fabrication
    • DRAM单元配置及其制造方法
    • US6087692A
    • 2000-07-11
    • US93572
    • 1998-06-08
    • Bernd Gobel , Emmerich Bertagnolli
    • Bernd Gobel , Emmerich Bertagnolli
    • H01L21/8242 , H01L27/108
    • H01L27/10844 , H01L27/108 , H01L27/10876
    • A DRAM cell, including memory cells each having a first transistor, a second transistor and a third transistor. The memory cells also have a writing bit line, a writing word line, a read-out word line and a read-out bit line. The first transistor has a gate electrode and a second source/drain region. The second transistor has a gate electrode, a first source/drain region, and a second source/drain region. The gate electrode of the first transistor is connected to the first source/drain region of the second transistor. The second source/drain region of the second transistor is connected to said writing bit line. The gate electrode of the second transistor is connected to the writing word line. The third transistor has a gate electrode, a first source/drain region, and a second source/drain region. The gate electrode of the third transistor is connected to the read-out word line. The second source/drain region of the first transistor is connected to the first source/drain region of the third transistor. The second source/drain region of the third transistor is connected to the read-out bit line. The first, second and third transistors are vertical MOS transistors. The invention also teaches the process steps for fabricating the DRAM cell.
    • DRAM单元，包括各自具有第一晶体管，第二晶体管和第三晶体管的存储单元。 存储单元还具有写入位线，写入字线，读出字线和读出位线。 第一晶体管具有栅极电极和第二源极/漏极区域。 第二晶体管具有栅极电极，第一源极/漏极区域和第二源极/漏极区域。 第一晶体管的栅电极连接到第二晶体管的第一源/漏区。 第二晶体管的第二源极/漏极区连接到所述写入位线。 第二晶体管的栅电极连接到写入字线。 第三晶体管具有栅极电极，第一源极/漏极区域和第二源极/漏极区域。 第三晶体管的栅电极连接到读出的字线。 第一晶体管的第二源极/漏极区域连接到第三晶体管的第一源极/漏极区域。 第三晶体管的第二源/漏区连接到读出位线。 第一，第二和第三晶体管是垂直MOS晶体管。 本发明还教导了用于制造DRAM单元的工艺步骤。
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    • 39. 发明授权
      US6044009A DRAM cell arrangement and method for its production 有权
    • DRAM cell arrangement and method for its production
    • DRAM单元布置及其生产方法
    • US6044009A
    • 2000-03-28
    • US274733
    • 1999-03-23
    • Bernd Goebel , Wolfgang Roesner , Franz Hofmann , Emmerich Bertagnolli , Eve Marie Martin
    • Bernd Goebel , Wolfgang Roesner , Franz Hofmann , Emmerich Bertagnolli , Eve Marie Martin
    • H01L21/8242 , H01L27/108 , H01L27/04
    • H01L27/10876 , H01L27/10808 , H01L27/10823 , Y10S257/906 , Y10S438/947
    • A storage cell has a number of projections of a semiconductor substrate arranged in rows and columns, neighboring rows of the projections being translation-symmetrical in relation to a y-axis which extends parallel to the columns. Each of the projections has at least one first source/drain region of a selection transistor and one channel region arranged below the first source/drain region, which is surrounded by a gate electrode annularly. A storage capacitor is connected between the first source/drain region and a bit line. The bit line as well as the storage capacitor are arranged essentially above the semiconductor substrate. Second source/drain regions of selection transistors are buried in the semiconductor substrate and connected with each other. Word lines can be formed self-justified in the form of adjacent gate electrodes. The projections can be created by etching with only one mask. The storage cell can be produced with an area of 4F.sup.2, F being the minimal structural size that can be produced in the respective technology.
    • 存储单元具有排列成行和列的半导体衬底的多个突起，相邻的一列突起相对于平行于列延伸的y轴平移对称。 每个突起具有选择晶体管的至少一个第一源极/漏极区域和布置在第一源极/漏极区域下方的一个沟道区域，其被环形的栅极电极包围。 存储电容器连接在第一源极/漏极区域和位线之间。 位线以及存储电容器基本上布置在半导体衬底的上方。 选择晶体管的第二源极/漏极区域被埋在半导体衬底中并彼此连接。 字线可以形成为相邻栅电极的形式自对称。 可以通过仅使用一个掩模的蚀刻来产生突起。 可以生产具有4F2面积的存储单元，F是可以在各自技术中生产的最小结构尺寸。
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