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1. 发明专利

TW201601462A 封裝式積體電路（IC）元件及其電源彈跳減少方法审中-公开
简体标题：封装式集成电路（IC）组件及其电源弹跳减少方法
公开(公告)号：TW201601462A
公开(公告)日：2016-01-01
申请号：TW104109634
申请日：2015-03-25
申请人：瑞昱半導體股份有限公司 , REALTEK SEMICONDUCTOR CORP.
发明人：林嘉亮 , LIN, CHIA-LIANG
IPC分类号： H03K5/1254
CPC分类号： G05F3/02 , G06F1/26 , H03K19/00369
摘要：一種封裝式積體電路元件包括一核心電路、一電源彈跳減少電路、以及一封裝電路。核心電路接收來自一第一內部供電節點之一第一電流。電源彈跳減少電路接收來自一第二內部供電節點之一電源，並依據於第一內部供電節點上之電壓與第一內部供電節點的一低通濾波電壓之間的比較而輸出一第二電流至第一內部供電節點。封裝電路分別耦接第一內部供電節點與第二內部供電節點至一第一外部供電節點與一第二外部供電節點。
简体摘要：一种封装式集成电路组件包括一内核电路、一电源弹跳减少电路、以及一封装电路。内核电路接收来自一第一内部供电节点之一第一电流。电源弹跳减少电路接收来自一第二内部供电节点之一电源，并依据于第一内部供电节点上之电压与第一内部供电节点的一低通滤波电压之间的比较而输出一第二电流至第一内部供电节点。封装电路分别耦接第一内部供电节点与第二内部供电节点至一第一外部供电节点与一第二外部供电节点。

2. 发明专利

TWI558104B 封裝式積體電路（IC）元件及其電源彈跳減少方法有权
简体标题：封装式集成电路（IC）组件及其电源弹跳减少方法
公开(公告)号：TWI558104B
公开(公告)日：2016-11-11
申请号：TW104109634
申请日：2015-03-25
申请人：瑞昱半導體股份有限公司 , REALTEK SEMICONDUCTOR CORP.
发明人：林嘉亮 , LIN, CHIA-LIANG
IPC分类号： H03K5/1254
CPC分类号： G05F3/02 , G06F1/26 , H03K19/00369

3. 发明专利

TW201505375A 時脈系統、時脈積體電路以及時脈產生方法审中-公开
简体标题：时脉系统、时脉集成电路以及时脉产生方法
公开(公告)号：TW201505375A
公开(公告)日：2015-02-01
申请号：TW102145796
申请日：2013-12-12
申请人：威盛電子股份有限公司 , VIA TECHNOLOGIES, INC.
发明人：嘉斯金斯達魯斯D , GASKINS, DARIUS D. , 隆柏格詹姆斯R , LUNDBERG, JAMES R.
IPC分类号： H03K5/1254 , H03K7/08 , G06F1/08
CPC分类号： H03L7/22
摘要：一種時脈系統，用以經由對齊位置接收參考時脈信號而產生功能時脈，其中功能時脈經由時脈路徑提供至功能電路。時脈系統包括一低頻帶鎖相迴路、高頻帶鎖相迴路、以及一延遲路徑。低頻帶鎖相迴路接收參考時脈信號與回授時脈以提供濾波時脈。高頻帶鎖相迴路接收濾波時脈並提供功能時脈，高頻帶鎖相迴路並具有一回授輸入端以經由本地回授路徑耦接高頻帶鎖相迴路之輸出端。延遲路徑耦接於低頻帶鎖相迴路之輸出端以及對齊位置間以提供回授時脈至低頻帶鎖相迴路。延遲路徑與時脈路徑基本上係相匹配。低頻帶鎖相迴路與高頻帶鎖相迴路的頻寬係分別用來降低輸入抖動與內部抖動。
简体摘要：一种时脉系统，用以经由对齐位置接收参考时脉信号而产生功能时脉，其中功能时脉经由时脉路径提供至功能电路。时脉系统包括一低频带锁相回路、高频带锁相回路、以及一延迟路径。低频带锁相回路接收参考时脉信号与回授时脉以提供滤波时脉。高频带锁相回路接收滤波时脉并提供功能时脉，高频带锁相回路并具有一回授输入端以经由本地回授路径耦接高频带锁相回路之输出端。延迟路径耦接于低频带锁相回路之输出端以及对齐位置间以提供回授时脉至低频带锁相回路。延迟路径与时脉路径基本上系相匹配。低频带锁相回路与高频带锁相回路的带宽系分别用来降低输入抖动与内部抖动。

4. 发明专利

TW202023191A 除彈跳電路审中-公开
简体标题：除弹跳电路
公开(公告)号：TW202023191A
公开(公告)日：2020-06-16
申请号：TW107143231
申请日：2018-12-03
申请人：英業達股份有限公司 , INVENTEC CORPORATION
发明人：盧俊傑 , LU, CHUN-CHIEH , 李宗錫 , LEE, TSUNG-HSI
IPC分类号： H03K5/1254
摘要：一種除彈跳電路具有取樣電路以及邏輯閘。取樣電路用以在第一時脈訊號的兩個相鄰的上昇邊緣以及兩個相鄰的下降邊緣，對輸入訊號進行四次取樣，以決定第一輸出訊號、第二輸出訊號、第三輸出訊號及第四輸出訊號之電位。其中上述的兩個相鄰的上昇邊緣中至少有一上昇邊緣介於上述的兩個相鄰的下降邊緣之間，且上述的兩個相鄰的下降邊緣中至少有一下降邊緣介於上述的兩個相鄰的上昇邊緣之間。邏輯閘則用以對第一輸出訊號、第二輸出訊號、第三輸出訊號及第四輸出訊號進行及運算(AND operation)或是進行或運算(OR operation)，以輸出一除彈跳訊號。
简体摘要：一种除弹跳电路具有采样电路以及逻辑门。采样电路用以在第一时脉信号的两个相邻的上升边缘以及两个相邻的下降边缘，对输入信号进行四次采样，以决定第一输出信号、第二输出信号、第三输出信号及第四输出信号之电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑门则用以对第一输出信号、第二输出信号、第三输出信号及第四输出信号进行及运算(AND operation)或是进行或运算(OR operation)，以输出一除弹跳信号。

5. 发明专利

TWI538405B 晶載內連線的時序校正有权
简体标题：晶载内连接的时序校正
公开(公告)号：TWI538405B
公开(公告)日：2016-06-11
申请号：TW102132843
申请日：2013-09-11
申请人：輝達公司 , NVIDIA CORPORATION
发明人：帕默羅伯特 , PALMER, ROBERT , 波爾頓約翰W , POULTON, JOHN W. , 格瑞爾三世湯瑪斯黑斯廷斯 , GREER III, THOMAS HASTINGS , 達力威廉詹姆士 , DALLY, WILLIAM JAMES
IPC分类号： H03K5/1252 , H03K5/1254 , H03K5/06
CPC分类号： H03K5/131 , H01L2924/0002 , H03K5/133 , H01L2924/00

6. 发明专利

TWI511460B 時脈系統、時脈積體電路以及時脈產生方法有权
简体标题：时脉系统、时脉集成电路以及时脉产生方法
公开(公告)号：TWI511460B
公开(公告)日：2015-12-01
申请号：TW102145796
申请日：2013-12-12
申请人：威盛電子股份有限公司 , VIA TECHNOLOGIES, INC.
发明人：嘉斯金斯達魯斯D , GASKINS, DARIUS D. , 隆柏格詹姆斯R , LUNDBERG, JAMES R.
IPC分类号： H03K5/1254 , H03K7/08 , G06F1/08
CPC分类号： H03L7/22

7. 发明专利

TW201419759A 晶載內連線的時序校正审中-公开
简体标题：晶载内连接的时序校正
公开(公告)号：TW201419759A
公开(公告)日：2014-05-16
申请号：TW102132843
申请日：2013-09-11
申请人：輝達公司 , NVIDIA CORPORATION
发明人：帕默羅伯特 , PALMER, ROBERT , 波爾頓約翰W , POULTON, JOHN W. , 格瑞爾三世湯瑪斯黑斯廷斯 , GREER III, THOMAS HASTINGS , 達力威廉詹姆士 , DALLY, WILLIAM JAMES
IPC分类号： H03K5/1252 , H03K5/1254 , H03K5/06
CPC分类号： H03K5/131 , H01L2924/0002 , H03K5/133 , H01L2924/00
摘要：本發明之一具體實施例提出一種晶載來源同步的互補金氧半導體(CMOS，complementary metal-oxide-semiconductor)中繼器型內連線的時序校正技術。可施行兩種轉換模式以校正晶載數據或時脈導線的延遲。校正邏輯係建構成施行該等轉換模式，且隨後基於經擷取的校正模式平衡時脈和數據導線的該等延遲。該平衡使用可建構延遲電路調整時脈和數據導線的該等延遲。時序誤差可由串擾、電源引致抖動(PSIJ，power-supply-induced jitter)或者起因於電晶體和導線金屬化失配的導線延遲變動造成。可藉由降低起因於在晶載內連線的不同導線之間的失配延遲的時序誤差的出現改良晶片產量。
简体摘要：本发明之一具体实施例提出一种晶载来源同步的互补金属氧化物半导体(CMOS，complementary metal-oxide-semiconductor)中继器型内连接的时序校正技术。可施行两种转换模式以校正晶载数据或时脉导线的延迟。校正逻辑系建构成施行该等转换模式，且随后基于经截取的校正模式平衡时脉和数据导线的该等延迟。该平衡使用可建构延迟电路调整时脉和数据导线的该等延迟。时序误差可由串扰、电源引致抖动(PSIJ，power-supply-induced jitter)或者起因于晶体管和导线金属化失配的导线延迟变动造成。可借由降低起因于在晶载内连接的不同导线之间的失配延迟的时序误差的出现改良芯片产量。

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