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1. 发明专利

TWI701781B 系統級封裝裝置及用於形成系統級封裝裝置之方法有权
简体标题：系统级封装设备及用于形成系统级封装设备之方法
公开(公告)号：TWI701781B
公开(公告)日：2020-08-11
申请号：TW105137611
申请日：2016-11-17
申请人：美商英特爾IP公司 , INTEL IP CORPORATION
发明人：吉瑟勒克里斯坦 , GEISSLER, CHRISTIAN , 亞伯斯史文 , ALBERS, SVEN , 賽德曼格奧爾格 , SEIDEMANN, GEORG , 沃特安德烈亞斯 , WOLTER, ANDREAS , 倫格魯伯克勞斯 , REINGRUBER, KLAUS , 華格納湯瑪斯 , WAGNER, THOMAS , 迪特斯馬克 , DITTES, MARC
IPC分类号： H01L23/48 , H01L25/065 , H01L25/07 , H01L21/60

2. 发明专利

TWI668835B 高密度像素化發光二極體及其之裝置和方法有权
简体标题：高密度像素化发光二极管及其之设备和方法
公开(公告)号：TWI668835B
公开(公告)日：2019-08-11
申请号：TW106112033
申请日：2017-04-11
申请人：美商克里公司 , CREE, INC.
发明人：愛德蒙約翰 , EDMOND, JOHN , 多諾菲歐馬修 , DONOFRIO, MATTHEW , 雷海瑟傑西 , REIHERZER, JESSE , 安德魯彼得史考特 , ANDREWS, PETER SCOTT , 克拉克約瑟G , CLARK, JOSEPH G. , 哈伯罕凱文 , HABERERN, KEVIN
IPC分类号： H01L25/00 , H01L25/07 , H01L27/15 , H01L33/50 , H01L33/60 , H01L33/62

3. 发明专利

TW201911530A 功率半導體模組裝置及功率半導體模組製造方法审中-公开
简体标题：功率半导体模块设备及功率半导体模块制造方法
公开(公告)号：TW201911530A
公开(公告)日：2019-03-16
申请号：TW107117094
申请日：2018-05-18
申请人：學校法人早稻田大學 , WASEDA UNIVERSITY
发明人：巽宏平 , TATSUMI, KOHEI
IPC分类号： H01L25/07 , H01L25/18 , H01L23/12 , H01L21/301
摘要：本發明提供一種將排列於平面上之半導體元件間以絕緣體予以支持，並且自正面側或背面側之至少一者將半導體元件間藉由厚膜鍍覆而電性連接，並同時自上方向或下方向之至少一方予以支持之功率半導體模組裝置及功率半導體模組製造方法。本發明之功率半導體模組裝置將於平面上排列於同一平面之複數個半導體元件間以絕緣性之支持體加以固定，且具有第1厚膜鍍覆層14，其係作為將該半導體元件彼此於正面側或背面側之至少一面電性連接之第1面側電極而形成，第1厚膜鍍覆層14自上下方向之至少一方支持半導體元件。又，能夠於與上述第1面側電極為相反側之面具有配線金屬基板83，該配線金屬基板83具有與上述半導體元件之電極透過邊緣而連接之連接面，上述第1厚膜鍍覆層14與上述配線金屬板83可自上下方向支持半導體元件。
简体摘要：本发明提供一种将排列于平面上之半导体组件间以绝缘体予以支持，并且自正面侧或背面侧之至少一者将半导体组件间借由厚膜镀覆而电性连接，并同时自上方向或下方向之至少一方予以支持之功率半导体模块设备及功率半导体模块制造方法。本发明之功率半导体模块设备将于平面上排列于同一平面之复数个半导体组件间以绝缘性之支持体加以固定，且具有第1厚膜镀覆层14，其系作为将该半导体组件彼此于正面侧或背面侧之至少一面电性连接之第1面侧电极而形成，第1厚膜镀覆层14自上下方向之至少一方支持半导体组件。又，能够于与上述第1面侧电极为相反侧之面具有配线金属基板83，该配线金属基板83具有与上述半导体组件之电极透过边缘而连接之连接面，上述第1厚膜镀覆层14与上述配线金属板83可自上下方向支持半导体组件。

4. 发明专利

TW201911527A 半導體裝置及半導體裝置的製造方法审中-公开
简体标题：半导体设备及半导体设备的制造方法
公开(公告)号：TW201911527A
公开(公告)日：2019-03-16
申请号：TW107117588
申请日：2018-05-23
申请人：日商夏普股份有限公司 , SHARP KABUSHIKI KAISHA
发明人：澤井敬一 , SAWAI, KEIICHI
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18 , H01L21/60
摘要：半導體裝置，具備配置成彼此對向的第一半導體晶片（10）及第二半導體晶片（20）。第一半導體晶片（10），具有設置於第一孔部（122）的第一連接部（13），且第二半導體晶片（20），具有以形成於第二電極部（21）的表面、第二孔部（222）的側面、及第二保護膜（22）的表面的凹狀金屬膜構成的導電性的第二連接部（23）。第一電極部（11）與第二電極部（21），經由第一連接部（13）及第二連接部（23）而電連接。
简体摘要：半导体设备，具备配置成彼此对向的第一半导体芯片（10）及第二半导体芯片（20）。第一半导体芯片（10），具有设置于第一孔部（122）的第一连接部（13），且第二半导体芯片（20），具有以形成于第二电极部（21）的表面、第二孔部（222）的侧面、及第二保护膜（22）的表面的凹状金属膜构成的导电性的第二连接部（23）。第一电极部（11）与第二电极部（21），经由第一连接部（13）及第二连接部（23）而电连接。

5. 发明专利

TW201907539A 包含面對面配置半導體晶粒之裝置审中-公开
简体标题：包含面对面配置半导体晶粒之设备
公开(公告)号：TW201907539A
公开(公告)日：2019-02-16
申请号：TW107114136
申请日：2018-04-26
申请人：美商美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：佐佐木大 , SASAKI, DAI , 片桐光昭 , KATAGIRI, MITSUAKI , 伊佐聰 , ISA, SATOSHI
IPC分类号： H01L23/538 , H01L25/07
摘要：一些實施例包含一種具有一第一晶片及一第二晶片之裝置。該第一晶片及該第二晶片之各者包括一多層級佈線結構及位於該多層級佈線結構上方之一重分佈佈線層。該等重分佈佈線層包含重分佈佈線及電耦合至該重分佈佈線之墊。該第一晶片安裝於該第二晶片上方，使得該第一晶片之該重分佈佈線層面對該第二晶片之該重分佈佈線層。該第一晶片之墊面對該第二晶片之墊，且藉由一中介絕緣區域與該第二晶片之該墊垂直間隔。該第二晶片之該重分佈佈線透過一接合區域電耦合至該第一晶片之該重分佈佈線。
简体摘要：一些实施例包含一种具有一第一芯片及一第二芯片之设备。该第一芯片及该第二芯片之各者包括一多层级布线结构及位于该多层级布线结构上方之一重分布布线层。该等重分布布线层包含重分布布线及电耦合至该重分布布线之垫。该第一芯片安装于该第二芯片上方，使得该第一芯片之该重分布布线层面对该第二芯片之该重分布布线层。该第一芯片之垫面对该第二芯片之垫，且借由一中介绝缘区域与该第二芯片之该垫垂直间隔。该第二芯片之该重分布布线透过一接合区域电耦合至该第一芯片之该重分布布线。

6. 发明专利

TW201906956A 半導體用接著劑、半導體裝置的製造方法及半導體裝置审中-公开
简体标题：半导体用接着剂、半导体设备的制造方法及半导体设备
公开(公告)号：TW201906956A
公开(公告)日：2019-02-16
申请号：TW107121179
申请日：2018-06-20
申请人：日商日立化成股份有限公司 , HITACHI CHEMICAL COMPANY, LTD.
发明人：秋吉利泰 , AKIYOSHI, TOSHIYASU , 菅原丈博 , SUGAWARA, TAKEHIRO , 茶花幸一 , CHABANA, KOICHI , 佐藤慎 , SATOU, MAKOTO , 林出明子 , HAYASHIDE, AKIKO
IPC分类号： C09J7/00 , C09J175/04 , C09J133/00 , C09J163/00 , C09J139/04 , C09J135/00 , C09J11/06 , C09J11/04 , C09J11/08 , H01L21/60 , H01L25/065 , H01L25/07 , H01L25/18
摘要：一種半導體用接著劑，其含有玻璃轉移溫度為35℃以下的熱塑性樹脂。
简体摘要：一种半导体用接着剂，其含有玻璃转移温度为35℃以下的热塑性树脂。

7. 发明专利

TW201842638A 引線框及積體電路連接配置审中-公开
简体标题：引线框及集成电路连接配置
公开(公告)号：TW201842638A
公开(公告)日：2018-12-01
申请号：TW107105557
申请日：2018-02-14
申请人：新加坡商西拉娜亞洲私人有限公司 , SILANNA ASIA PTE LTD.
发明人：杜尚暉 , TU, SHANGHUI LARRY , 斯圖柏麥可 A. , STUBER, MICHAEL A. , 塔斯巴斯比夫魯茲 , TASBAS, BEFRUZ , 摩林斯圖爾特 B. , MOLIN, STUART B. , 蔣鑫 , JIANG, RAYMOND
IPC分类号： H01L23/40 , H01L23/485 , H01L23/495 , H01L23/522 , H01L25/065 , H01L25/07 , H01L25/16 , H01L21/56 , H01L21/60
摘要：一種半導體封裝包括：一引線框，該引線框具有周邊封裝引線及電連接器；一單個半導體晶粒，該單個半導體晶粒具有一背面電接點及多個正面電接點；一導電夾子(「夾子」)；及一頂部半導體晶粒，該頂部半導體晶粒具有一正面及一背面。該單個半導體晶粒包括兩個或更多個電晶體。該半導體晶粒之正面電接點中的兩者或更多者電耦接至且實體安裝至該引線框之各別電接點。該夾子之一電接觸表面電耦接至且實體安裝至該引線框之一電連接器。該夾子之另一電接觸表面實體安裝至且電耦接至該半導體晶粒之該背面電接點。該頂部半導體晶粒之該背面實體安裝至該導電夾子之又一表面。
简体摘要：一种半导体封装包括：一引线框，该引线框具有周边封装引线及电连接器；一单个半导体晶粒，该单个半导体晶粒具有一背面电接点及多个正面电接点；一导电夹子(“夹子”)；及一顶部半导体晶粒，该顶部半导体晶粒具有一正面及一背面。该单个半导体晶粒包括两个或更多个晶体管。该半导体晶粒之正面电接点中的两者或更多者电耦接至且实体安装至该引线框之各别电接点。该夹子之一电接触表面电耦接至且实体安装至该引线框之一电连接器。该夹子之另一电接触表面实体安装至且电耦接至该半导体晶粒之该背面电接点。该顶部半导体晶粒之该背面实体安装至该导电夹子之又一表面。

8. 发明专利

TW201842631A 具有晶粒基板延伸之堆疊半導體晶粒總成审中-公开
简体标题：具有晶粒基板延伸之堆栈半导体晶粒总成
公开(公告)号：TW201842631A
公开(公告)日：2018-12-01
申请号：TW107104875
申请日：2018-02-12
申请人：美商美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：渡邊住友 , WATANABE, FUMITOMO , 草薙京葉 , KUSANAGI, KEIYO
IPC分类号： H01L23/12 , H01L23/28 , H01L25/065 , H01L25/07 , H01L21/56
摘要：本文中揭示具有晶粒基板延伸之堆疊半導體晶粒總成。在一項實施例中，一種半導體晶粒總成可包含一封裝基板、經安裝至該封裝基板之一第一晶粒，及經安裝至該第一晶粒之一第二晶粒。該第一晶粒包含一第一晶粒基板，且該第二晶粒包含經附接至該第一晶粒基板之一第二晶粒基板。該第一晶粒及該第二晶粒中之至少一者包含一半導體基板，及毗鄰該半導體基板之一晶粒基板延伸。該晶粒基板延伸包括至少部分地界定一平面形狀之一模製材料。
简体摘要：本文中揭示具有晶粒基板延伸之堆栈半导体晶粒总成。在一项实施例中，一种半导体晶粒总成可包含一封装基板、经安装至该封装基板之一第一晶粒，及经安装至该第一晶粒之一第二晶粒。该第一晶粒包含一第一晶粒基板，且该第二晶粒包含经附接至该第一晶粒基板之一第二晶粒基板。该第一晶粒及该第二晶粒中之至少一者包含一半导体基板，及毗邻该半导体基板之一晶粒基板延伸。该晶粒基板延伸包括至少部分地界定一平面形状之一模制材料。

9. 发明专利

TW201841337A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201841337A
公开(公告)日：2018-11-16
申请号：TW106144041
申请日：2017-12-15
申请人：日商瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：武藤邦治 , MUTO, KUNIHARU , 神田良 , KANDA, RYO
IPC分类号： H01L25/07 , H01L25/18 , H02M7/48
摘要：本發明之課題為提升半導體裝置的性能。解決手段為：半導體裝置具有：複數之第1半導體晶片（SCH1－3）；複數之第2半導體晶片（SCL1－3）；電阻元件CR1；及具備連接到電阻元件CR1的兩端之電極的第1電路之半導體晶片SCC。又，密封體MR具備：邊（長邊）MRs1；邊（長邊）MRs2；邊（短邊）MRs3；及邊（短邊）MRs4。在Y方向，上述複數之第1半導體晶片及上述複數之第2半導體晶片的各者被配置在比邊MRs2更靠近邊MRs1的位置，半導體晶片SCC被配置在比邊MRs1更靠近邊MRs2的位置。又，在Y方向，從邊MRs3朝向邊MRs4，電阻元件CR1、上述複數之第2半導體晶片、及上述複數之第1半導體晶片依序排列，半導體晶片SCC被配置在比短邊MRs4更靠近邊MRs3的位置。
简体摘要：本发明之课题为提升半导体设备的性能。解决手段为：半导体设备具有：复数之第1半导体芯片（SCH1－3）；复数之第2半导体芯片（SCL1－3）；电阻组件CR1；及具备连接到电阻组件CR1的两端之电极的第1电路之半导体芯片SCC。又，密封体MR具备：边（长边）MRs1；边（长边）MRs2；边（短边）MRs3；及边（短边）MRs4。在Y方向，上述复数之第1半导体芯片及上述复数之第2半导体芯片的各者被配置在比边MRs2更靠近边MRs1的位置，半导体芯片SCC被配置在比边MRs1更靠近边MRs2的位置。又，在Y方向，从边MRs3朝向边MRs4，电阻组件CR1、上述复数之第2半导体芯片、及上述复数之第1半导体芯片依序排列，半导体芯片SCC被配置在比短边MRs4更靠近边MRs3的位置。

10. 发明专利

TW201835226A 積層體的製造方法、半導體元件的製造方法及積層體审中-公开
简体标题：积层体的制造方法、半导体组件的制造方法及积层体
公开(公告)号：TW201835226A
公开(公告)日：2018-10-01
申请号：TW106118059
申请日：2017-06-01
申请人：富士軟片股份有限公司 , FUJIFILM CORPORATION
发明人：犬島孝能 , INUJIMA, TAKAYOSHI , 福原慶 , FUKUHARA, KEI , 萬克魯斯特斯特凡 , VANCLOOSTER, STEFAN , 伊藤勝志 , ITO, KATSUYUKI
IPC分类号： C08L79/08 , C08G73/22 , G03F7/038 , H01L25/065 , H01L25/07 , H01L25/18
摘要：本發明提供一種能夠抑制積層有基板、硬化膜及金屬層時的層間剝離之積層體的製造方法、半導體元件的製造方法及半導體元件。一種積層體的製造方法，其包括依序進行之如下製程：感光性樹脂組成物層形成製程，將感光性樹脂組成物應用於基板而形成為層狀；曝光製程，對應用於基板之感光性樹脂組成物層進行曝光；顯影處理製程，對所曝光之感光性樹脂組成物層進行顯影處理；硬化製程，對顯影後的感光性樹脂組成物層進行硬化；及金屬層形成製程，藉由氣相成膜於硬化製程後的感光性樹脂組成物層的表面形成金屬層，形成金屬層時的硬化製程後的感光性樹脂組成物層的溫度低於硬化製程後的感光性樹脂組成物層的玻璃化轉變溫度。
简体摘要：本发明提供一种能够抑制积层有基板、硬化膜及金属层时的层间剥离之积层体的制造方法、半导体组件的制造方法及半导体组件。一种积层体的制造方法，其包括依序进行之如下制程：感光性树脂组成物层形成制程，将感光性树脂组成物应用于基板而形成为层状；曝光制程，对应用于基板之感光性树脂组成物层进行曝光；显影处理制程，对所曝光之感光性树脂组成物层进行显影处理；硬化制程，对显影后的感光性树脂组成物层进行硬化；及金属层形成制程，借由气相成膜于硬化制程后的感光性树脂组成物层的表面形成金属层，形成金属层时的硬化制程后的感光性树脂组成物层的温度低于硬化制程后的感光性树脂组成物层的玻璃化转变温度。

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