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1. 发明专利

TW225043B 具新穎規劃設計架構之高密度電氣可抹除可程式唯讀記憶體元件陳列及其製造方法失效
简体标题：具新颖规划设计架构之高密度电气可抹除可进程唯读内存组件陈列及其制造方法
公开(公告)号：TW225043B
公开(公告)日：1994-06-11
申请号：TW082105213
申请日：1993-06-30
申请人：國家半導體公司
发明人：亞伯特.伯格蒙特
IPC分类号： H01L
CPC分类号： G11C16/10 , G11C16/14 , H01L27/115 , H01L27/11521 , H01L29/7883 , Y10S438/972
摘要：一種高密度電氣可抹除可程式唯讀記憶體（EEPROM）元件，其製造方法是首先在一個Ｐ阱形成第一和第二之第一場氧化物（FOX1）區域，用來在其間界定一個Ｐ型活動裝置區域。其次，在Ｐ阱形成第一和第二Ｎ + 埋入位元線分別鄰近該第一和第二FOX1區域，促成Ｎ +位元線在其間界定一個Ｐ型通道區域。然後形成第一和第二之第二場氧化物（FOX2）區域分別鄰近該FOX1區域，和分別重疊在Ｎ
+ 位元線。然後在FOX2區域之間之Ｐ阱上形成厚度大約為３００－５００Ａ之一層閘化物。然後在該閘氧化物界定一個大約為８０－１００Ａ厚之隧道氧化物之窗。然後在閘氧化物上形成一層聚矽使其經由隧道氧化物延伸進入該隧道窗，用來界定該元件之浮動閘極。然後在浮動閘極上形成一層ＯＮＯ層。最後在ＯＮＯ上形成第二層上聚矽／鎢矽化物藉以界定該元件之控制閘極。
上述之EEPROM元件之規劃設計方法是將該元件之控制閘極保持在規劃計計電壓，將位元線保持在低供給電壓，和將Ｐ阱接地。在維持這些條件之同時，共用第一和第二位元線之相鄰之EEPROM元件之字線亦被接地。共用相同控制線之相鄰之元件之第一和第二位元線被保持在規劃設計電壓。
該元件之抹除方法是將其控制閘極保持在低供給電壓，將位元線保持在規劃設計電壓，和將Ｐ阱保持在規劃電壓。在維持上述條件之同時，共用相同之字線之相鄰之 EEPROM元件之位元線被保持在規劃設計電壓。另外，共用該第一和第二位元線之相鄰之字線被保持在規劃設計電壓。
简体摘要：一种高密度电气可抹除可进程唯读内存（EEPROM）组件，其制造方法是首先在一个Ｐ阱形成第一和第二之第一场氧化物（FOX1）区域，用来在其间界定一个Ｐ型活动设备区域。其次，在Ｐ阱形成第一和第二Ｎ + 埋入比特线分别邻近该第一和第二FOX1区域，促成Ｎ +比特线在其间界定一个Ｐ型信道区域。然后形成第一和第二之第二场氧化物（FOX2）区域分别邻近该FOX1区域，和分别重叠在Ｎ + 比特线。然后在FOX2区域之间之Ｐ阱上形成厚度大约为３００－５００Ａ之一层闸化物。然后在该闸氧化物界定一个大约为８０－１００Ａ厚之隧道氧化物之窗。然后在闸氧化物上形成一层聚硅使其经由隧道氧化物延伸进入该隧道窗，用来界定该组件之浮动闸极。然后在浮动闸极上形成一层ＯＮＯ层。最后在ＯＮＯ上形成第二层上聚硅／钨硅化物借以界定该组件之控制闸极。上述之EEPROM组件之规划设计方法是将该组件之控制闸极保持在规划计计电压，将比特线保持在低供给电压，和将Ｐ阱接地。在维持这些条件之同时，共享第一和第二比特线之相邻之EEPROM组件之字线亦被接地。共享相同控制线之相邻之组件之第一和第二比特线被保持在规划设计电压。该组件之抹除方法是将其控制闸极保持在低供给电压，将比特线保持在规划设计电压，和将Ｐ阱保持在规划电压。在维持上述条件之同时，共享相同之字线之相邻之 EEPROM组件之比特线被保持在规划设计电压。另外，共享该第一和第二比特线之相邻之字线被保持在规划设计电压。

2. 发明专利

TWI344150B 電阻式記憶體元件及其製造方法與操作方法 RESISTANCE TYPE MEMORY DEVICE AND FABRICATIUNG METHOD AND OPERATING METHOD THEREOF 有权
简体标题：电阻式内存组件及其制造方法与操作方法 RESISTANCE TYPE MEMORY DEVICE AND FABRICATIUNG METHOD AND OPERATING METHOD THEREOF
公开(公告)号：TWI344150B
公开(公告)日：2011-06-21
申请号：TW096126592
申请日：2007-07-20
申请人：旺宏電子股份有限公司
发明人：李明道 , 何家驊 , 賴二琨 , 謝光宇
IPC分类号： G11C
CPC分类号： G11C11/54 , G11C11/14 , G11C11/5685 , G11C13/0007 , G11C13/0069 , G11C2013/009 , G11C2213/32 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1633 , Y10S438/972
摘要：一種電阻式記憶體元件，其配置於基底上，包括鎢電極、上電極與氧化鎢層。上電極配置於鎢電極上。氧化鎢層配置於鎢電極與上電極之間。
简体摘要：一种电阻式内存组件，其配置于基底上，包括钨电极、上电极与氧化钨层。上电极配置于钨电极上。氧化钨层配置于钨电极与上电极之间。

3. 发明专利

TW200818190A 電阻式記憶體元件及其製造方法與操作方法 RESISTANCE TYPE MEMORY DEVICE AND FABRICATIUNG METHOD AND OPERATING METHOD THEREOF 审中-公开
简体标题：电阻式内存组件及其制造方法与操作方法 RESISTANCE TYPE MEMORY DEVICE AND FABRICATIUNG METHOD AND OPERATING METHOD THEREOF
公开(公告)号：TW200818190A
公开(公告)日：2008-04-16
申请号：TW096126592
申请日：2007-07-20
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：李明道 LEE, MING DAOU , 何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN , 謝光宇 HSIEH, KUANG YEU
IPC分类号： G11C
CPC分类号： G11C11/54 , G11C11/14 , G11C11/5685 , G11C13/0007 , G11C13/0069 , G11C2013/009 , G11C2213/32 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1633 , Y10S438/972
摘要：一種電阻式記憶體元件,其配置於基底上,包括鎢電極、上電極與氧化鎢層。上電極配置於鎢電極上。氧化鎢層配置於鎢電極與上電極之間。
简体摘要：一种电阻式内存组件,其配置于基底上,包括钨电极、上电极与氧化钨层。上电极配置于钨电极上。氧化钨层配置于钨电极与上电极之间。

4. 发明专利

TW428287B 快閃記憶體之製造方法及其抹除的操作方法有权
简体标题：闪存之制造方法及其抹除的操作方法
公开(公告)号：TW428287B
公开(公告)日：2001-04-01
申请号：TW087121316
申请日：1998-12-21
申请人：聯華電子股份有限公司
发明人：李明
IPC分类号： H01L
CPC分类号： H01L29/66825 , H01L29/7883 , Y10S438/972
摘要：本發明提供一種快閃記憶體之製造方法及其抹除的操作方法，其製造方法係於N型基底中形成P井，再於P井中形成N井，於是三者組成NPN雙載子電晶體。接著將包括P型的源極區和汲極區、穿遂氧化層、浮置閘極、介電層和控制閘極的快閃記憶體架構於N井的區域。其抹除的操作方法，係設定電壓將NPN雙載子電晶體開啟，使產生流向基底表面的高能電子，再配合將控制閘極電壓設定為正電壓，並源極/汲極和浮置閘極電壓設定為浮接，於是利用控制閘極的正電壓將所產生的高能電子注入浮置閘極內。
简体摘要：本发明提供一种闪存之制造方法及其抹除的操作方法，其制造方法系于N型基底中形成P井，再于P井中形成N井，于是三者组成NPN双载子晶体管。接着将包括P型的源极区和汲极区、穿遂氧化层、浮置闸极、介电层和控制闸极的闪存架构于N井的区域。其抹除的操作方法，系设置电压将NPN双载子晶体管打开，使产生流向基底表面的高能电子，再配合将控制闸极电压设置为正电压，并源极/汲极和浮置闸极电压设置为浮接，于是利用控制闸极的正电压将所产生的高能电子注入浮置闸极内。

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