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1. 发明专利

TW200926360A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME 审中-公开
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME
公开(公告)号：TW200926360A
公开(公告)日：2009-06-16
申请号：TW097107389
申请日：2008-03-03
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 施彥豪 SHIH, YEN HAO
IPC分类号： H01L
CPC分类号： H01L27/11573 , H01L21/3144
摘要：一種半導體裝置及其製造方法。首先,形成一第一氧化層及一氧化層於一基材上,基材具有一第一區域及一第二區域。氮化物層中包含有氮原子。其次,氧化氮化層。氮化層中一部分之氮原子係移動至第一氧化層及基材中,且氮化層之上部係轉化(convert)為一上氧化層。接著,移除對應於第二區域之上氧化層、氮化層及第一氧化層。再者,成長一第二氧化層於第二區域之基材上。第二氧化層中包含有氮原子。
简体摘要：一种半导体设备及其制造方法。首先,形成一第一氧化层及一氧化层于一基材上,基材具有一第一区域及一第二区域。氮化物层中包含有氮原子。其次,氧化氮化层。氮化层中一部分之氮原子系移动至第一氧化层及基材中,且氮化层之上部系转化(convert)为一上氧化层。接着,移除对应于第二区域之上氧化层、氮化层及第一氧化层。再者,成长一第二氧化层于第二区域之基材上。第二氧化层中包含有氮原子。

2. 发明专利

TW200908225A 具有一小塊定義電性接點區域之電阻隨機存取記憶結構 RESISTOR RANDOM ACCESS MEMORY STRUCTURE HAVING A DEFINED SMALL AREA OF ELECTRICAL CONTACT 审中-公开
简体标题：具有一小块定义电性接点区域之电阻随机存取记忆结构 RESISTOR RANDOM ACCESS MEMORY STRUCTURE HAVING A DEFINED SMALL AREA OF ELECTRICAL CONTACT
公开(公告)号：TW200908225A
公开(公告)日：2009-02-16
申请号：TW097120471
申请日：2008-06-02
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 何家驊 HO, CHIA HUA , 謝光宇 HSIEH, KUANG YEU
IPC分类号： H01L
CPC分类号： H01L45/16 , H01L45/06 , H01L45/1233 , H01L45/1273 , H01L45/144
摘要：一記憶胞裝置,而該型記憶胞包含在施加能量後可在電性狀態間轉換之一記憶材料,包含第一與第二電極、與該第二電極電性接觸之一記憶材料栓塞(相變化材料)、以及被一介電體支持並與該第一電極和該記憶材料栓塞電性接觸之一電性導電薄膜。該介電體在靠近該第一電極處較寬,而在靠近該相變化栓塞處較窄。該導電薄膜與該相變化栓塞接觸的區域,某種程度上係由在該導電薄膜上形成之介電體的幾何區域所定義。同時,本發明包含用以製造本裝置之方法,包含在一第一電極上建構一介電體,及在該介電體上一形成導電薄膜之步驟。
简体摘要：一记忆胞设备,而该型记忆胞包含在施加能量后可在电性状态间转换之一记忆材料,包含第一与第二电极、与该第二电极电性接触之一记忆材料栓塞(相变化材料)、以及被一介电体支持并与该第一电极和该记忆材料栓塞电性接触之一电性导电薄膜。该介电体在靠近该第一电极处较宽,而在靠近该相变化栓塞处较窄。该导电薄膜与该相变化栓塞接触的区域,某种程度上系由在该导电薄膜上形成之介电体的几何区域所定义。同时,本发明包含用以制造本设备之方法,包含在一第一电极上建构一介电体,及在该介电体上一形成导电薄膜之步骤。

3. 发明专利

TW200824050A 閘極二極體非揮發記憶體製程 GATED DIODE NONVOLATILE MEMORY PROCESS 审中-公开
简体标题：闸极二极管非挥发内存制程 GATED DIODE NONVOLATILE MEMORY PROCESS
公开(公告)号：TW200824050A
公开(公告)日：2008-06-01
申请号：TW096140148
申请日：2007-10-25
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：歐天凡 OU, TIEN FAN , 蔡文哲 TSAI, WEN JER , 賴二琨 LAI, ERH KUN , 高瑄苓 KAO, HSUAN LING
IPC分类号： H01L
CPC分类号： H01L29/8616 , G11C16/02 , H01L27/1021 , H01L29/7391
摘要：一具有閘極的二極體非揮發記憶細胞,其具有一電荷儲存結構,包含一具有額外閘極終端的二極體結構。不同實施例可以包含或排除一位於二極體節點之間的擴散障礙結構。實施例包含個別記憶細胞、該種記憶細胞之陣列、操作該記憶細胞或該記憶細胞陣列之方法、以及其製造方法。
简体摘要：一具有闸极的二极管非挥发记忆细胞,其具有一电荷存储结构,包含一具有额外闸极终端的二极管结构。不同实施例可以包含或排除一位于二极管节点之间的扩散障碍结构。实施例包含个别记忆细胞、该种记忆细胞之数组、操作该记忆细胞或该记忆细胞数组之方法、以及其制造方法。

4. 发明专利

TW200820257A 具多重記憶層及多層次記憶態之雙穩態可程式電阻式隨機存取記憶體 BISTABLE RESISTANCE RANDOM ACCESS MEMORY STRUCTURES WITH MULTIPLE MEMORY LAYERS AND MULTILEVEL MEMORY STATES 审中-公开
简体标题：具多重记忆层及多层次记忆态之双稳态可进程电阻式随机存取内存 BISTABLE RESISTANCE RANDOM ACCESS MEMORY STRUCTURES WITH MULTIPLE MEMORY LAYERS AND MULTILEVEL MEMORY STATES
公开(公告)号：TW200820257A
公开(公告)日：2008-05-01
申请号：TW095139864
申请日：2006-10-27
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN
IPC分类号： G11C
摘要：一雙穩態可程式電阻式隨機存取記憶體包括多個記憶胞,每個記憶胞具有多個記憶層堆疊。每個記憶層堆疊包括一導電層,係位於一可程式電阻式隨機存取記憶層上。一第一記憶層堆疊係位於一第二記憶層堆疊上,且第二記憶層堆疊係位於一第三記憶層堆疊上。第一記憶層堆疊具有一第一導電層,係位於一第一可程式電阻式隨機存取記憶層上。第二記憶層堆疊具有一第二導電層,係位於一第二可程式電阻式隨機存取記憶層上。第二可程式電阻式隨機存取記憶層所具有之一記憶面積較第一可程式電阻式隨機存取記憶層所具有之一記憶面積大。
简体摘要：一双稳态可进程电阻式随机存取内存包括多个记忆胞,每个记忆胞具有多个记忆层堆栈。每个记忆层堆栈包括一导电层,系位于一可进程电阻式随机存取记忆层上。一第一记忆层堆栈系位于一第二记忆层堆栈上,且第二记忆层堆栈系位于一第三记忆层堆栈上。第一记忆层堆栈具有一第一导电层,系位于一第一可进程电阻式随机存取记忆层上。第二记忆层堆栈具有一第二导电层,系位于一第二可进程电阻式随机存取记忆层上。第二可进程电阻式随机存取记忆层所具有之一记忆面积较第一可进程电阻式随机存取记忆层所具有之一记忆面积大。

5. 发明专利

TW200818467A 記憶胞及其製程 MEMORY CELL AND PROCESS FOR MANUFACTURING THE SAME 审中-公开
简体标题：记忆胞及其制程 MEMORY CELL AND PROCESS FOR MANUFACTURING THE SAME
公开(公告)号：TW200818467A
公开(公告)日：2008-04-16
申请号：TW096136900
申请日：2007-10-02
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：李明道 LEE, MING DAOU , 何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN , 謝光宇 HSIEH, KUANG YEU
IPC分类号： H01L
CPC分类号： H01L27/101 , H01L28/20 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L45/1608 , H01L45/1675
摘要：一種記憶胞及其製程。此製程是先於位於基底上方的導體層上形成第一電極層。然後,於第一電極層上形成過渡金屬層。接著,對過渡金屬層進行電漿氧化步驟,以形成作為資料儲存層之前驅物的過渡金屬氧化物層。之後,於過渡金屬氧化物層上形成第二電極層。在分別將第二電極層、過渡金屬氧化物層與第一電極層圖案化成第二電極、資料儲存層與第一電極之後,形成了記憶胞。
简体摘要：一种记忆胞及其制程。此制程是先于位于基底上方的导体层上形成第一电极层。然后,于第一电极层上形成过渡金属层。接着,对过渡金属层进行等离子氧化步骤,以形成作为数据存储层之前驱物的过渡金属氧化物层。之后,于过渡金属氧化物层上形成第二电极层。在分别将第二电极层、过渡金属氧化物层与第一电极层图案化成第二电极、数据存储层与第一电极之后,形成了记忆胞。

6. 发明专利

TW200810029A 降低記憶裝置中第二位元效應之裝置及其操作方法 DEVICE AND OPERATION METHODS FOR REDUCING BIT EFFECT IN MEMORY DEVICE 审中-公开
简体标题：降低记忆设备中第二比特效应之设备及其操作方法 DEVICE AND OPERATION METHODS FOR REDUCING BIT EFFECT IN MEMORY DEVICE
公开(公告)号：TW200810029A
公开(公告)日：2008-02-16
申请号：TW096100096
申请日：2007-01-02
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：徐子軒 HSU, TZU HSUAN , 吳昭誼 WU, CHAO I , 賴二琨 LAI, ERH KUN
IPC分类号： H01L , G11C
CPC分类号： G11C16/0475 , G11C16/0483 , H01L29/4234 , H01L29/7923
摘要：本發明提供一種操作一半導體記憶裝置的方法,其中該半導體記憶裝置具有第一和第二位元線、一閘極、一絕緣層和一基板,且該方法包括將第一、第二和第三偏壓分別施加到該第一位元線、第二位元線和該閘極,以促使載子從該閘極至該絕緣層,其中該載子具有與該基板中的多數載子(majority)相同的導電型,以從而降低該半導體記憶裝置的臨限電壓。
简体摘要：本发明提供一种操作一半导体记忆设备的方法,其中该半导体记忆设备具有第一和第二比特线、一闸极、一绝缘层和一基板,且该方法包括将第一、第二和第三偏压分别施加到该第一比特线、第二比特线和该闸极,以促使载子从该闸极至该绝缘层,其中该载子具有与该基板中的多数载子(majority)相同的导电型,以从而降低该半导体记忆设备的临限电压。

7. 发明专利

TWI289906B 埋入式記憶體及半導體元件的製造方法 METHOD OF FABRICATING MEMORY 有权
简体标题：埋入式内存及半导体组件的制造方法 METHOD OF FABRICATING MEMORY
公开(公告)号：TWI289906B
公开(公告)日：2007-11-11
申请号：TW093115222
申请日：2004-05-28
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 劉建宏 LIU, CHIEN HUNG
IPC分类号： H01L
摘要：一種埋入式記憶體的製造方法，首先係提供一具有記憶胞陣列區域與周邊電路區域之基材，記憶胞陣列區域之基材中已形成有埋入式源極/汲極區域。之後，於基材上依序形成有閘絕緣層、第一導體層、介電層以及第二導體層。接著，圖案化第二導體層，以於記憶胞陣列區域與周邊電路區域中分別形成犧牲層與上電極。之後，於犧牲層與上電極的兩側分別形成第一間隙壁以及第二間隙壁。繼之，於上電極以及部分周邊電路區域上形成一遮罩層。最後，以犧牲層、第一間隙壁以及遮罩層為罩幕，圖案化第一導體層與介電層，以形成第一閘極結構。並且於遮罩層下方形成電容介電層以及下電極。另外，本發明亦提出一種半導體元件的製造方法，以有效整合閘極結構與電容器的製作。
简体摘要：一种埋入式内存的制造方法，首先系提供一具有记忆胞数组区域与周边电路区域之基材，记忆胞数组区域之基材中已形成有埋入式源极/汲极区域。之后，于基材上依序形成有闸绝缘层、第一导体层、介电层以及第二导体层。接着，图案化第二导体层，以于记忆胞数组区域与周边电路区域中分别形成牺牲层与上电极。之后，于牺牲层与上电极的两侧分别形成第一间隙壁以及第二间隙壁。继之，于上电极以及部分周边电路区域上形成一遮罩层。最后，以牺牲层、第一间隙壁以及遮罩层为罩幕，图案化第一导体层与介电层，以形成第一闸极结构。并且于遮罩层下方形成电容介电层以及下电极。另外，本发明亦提出一种半导体组件的制造方法，以有效集成闸极结构与电容器的制作。

8. 发明专利

TWI284382B 非揮發記憶細胞及其製造方法 NON-VOLATILE MEMORY CELLS AND METHODS OF MANUFACTURING THE SAME 有权
简体标题：非挥发记忆细胞及其制造方法 NON-VOLATILE MEMORY CELLS AND METHODS OF MANUFACTURING THE SAME
公开(公告)号：TWI284382B
公开(公告)日：2007-07-21
申请号：TW094128118
申请日：2005-08-17
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN , 呂函庭 LUE, HANG TING
IPC分类号： H01L
摘要：形成非揮發性記憶細胞之方法包含：(a)提供一有至少兩源極/汲極區之半導體基材，以及一介電材料沉積於該基材之至少兩源極/汲極區中至少一區上方，其中該介電材料有一裸露表面，且該至少兩源極/汲極區以一有裸露表面之凹槽分離，該凹槽向下延伸至該基材內，直至該至少兩源極/汲極區之下方；(b)形成一電荷捕捉層於該介電材料以及該凹槽之裸露表面上方；以及(c)形成一閘極於該電荷捕捉層上方。
简体摘要：形成非挥发性记忆细胞之方法包含：(a)提供一有至少两源极/汲极区之半导体基材，以及一介电材料沉积于该基材之至少两源极/汲极区中至少一区上方，其中该介电材料有一裸露表面，且该至少两源极/汲极区以一有裸露表面之凹槽分离，该凹槽向下延伸至该基材内，直至该至少两源极/汲极区之下方；(b)形成一电荷捕捉层于该介电材料以及该凹槽之裸露表面上方；以及(c)形成一闸极于该电荷捕捉层上方。

9. 发明专利

TW200642089A 空氣隧道浮動閘極記憶體細胞及其製造方法 AIR TUNNEL FLOATING GATE MEMORY CELL AND METHOD FOR MAKING THE SAME 审中-公开
简体标题：空气隧道浮动闸极内存细胞及其制造方法 AIR TUNNEL FLOATING GATE MEMORY CELL AND METHOD FOR MAKING THE SAME
公开(公告)号：TW200642089A
公开(公告)日：2006-12-01
申请号：TW095114476
申请日：2006-04-21
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：呂函庭 LUE, HANG TING , 賴二琨 LAI, ERH KUN , 謝光宇 HSIEH, KUANG YEU
IPC分类号： H01L
CPC分类号： H01L27/115 , G11C16/0408 , H01L21/28273 , H01L27/11521 , H01L29/42324 , H01L29/515
摘要：一種空氣隧道浮動閘極記憶體細胞，包含一空氣隧道定義於一基材上，一第一多晶矽層(浮動閘極)定義在空氣隧道上，一氧化層沉積在第一多晶矽層上，使得氧化層覆蓋第一多晶矽層，且定義空氣隧道的側壁，一第二多晶矽層，作為一字元線，定義在氧化層上。本發明也揭露一種製造一空氣隧道浮動閘極記憶體細胞的方法，形成一犧牲層於一基材上，形成一第一多晶矽層於犧牲層上，一氧化層沉積在第一多晶矽層上，使得氧化層覆蓋第一多晶矽層，且定義犧牲層的側壁，使用熱磷酸(H3PO4)浸泡以蝕刻犧牲層，形成一空氣隧道。
简体摘要：一种空气隧道浮动闸极内存细胞，包含一空气隧道定义于一基材上，一第一多晶硅层(浮动闸极)定义在空气隧道上，一氧化层沉积在第一多晶硅层上，使得氧化层覆盖第一多晶硅层，且定义空气隧道的侧壁，一第二多晶硅层，作为一字符线，定义在氧化层上。本发明也揭露一种制造一空气隧道浮动闸极内存细胞的方法，形成一牺牲层于一基材上，形成一第一多晶硅层于牺牲层上，一氧化层沉积在第一多晶硅层上，使得氧化层覆盖第一多晶硅层，且定义牺牲层的侧壁，使用热磷酸(H3PO4)浸泡以蚀刻牺牲层，形成一空气隧道。

10. 发明专利

TWI223414B 氮化物唯讀記憶體之製造方法 METHOD OF FABRICATING AN NITRIDE READ ONLY MEMORY 有权
简体标题：氮化物唯读内存之制造方法 METHOD OF FABRICATING AN NITRIDE READ ONLY MEMORY
公开(公告)号：TWI223414B
公开(公告)日：2004-11-01
申请号：TW092129733
申请日：2003-10-27
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115
摘要：本發明提供一氮化物唯讀記憶體之製造方法，並將氮化物唯讀記憶體與週邊邏輯電路之製程步驟整合，以簡化製程並提高產品良率。本發明技術之特徵在於利用複晶矽層做為絕緣層(氧化層)之研磨停止層。本發明技術之另一特徵為在形成絕緣層(氧化層)於週邊區域之複數個第一溝槽的同時亦填入該氧化層於記憶體陣列區域中之複晶矽結構間以防止半導體基材於複晶矽之自行對準矽化物步驟中與金屬(例如：鈷)發生反應。本發明技術之另一特徵為利用成長ONO介電層於淺溝槽(STI, shallow trench isolation)內側，以防止淺溝槽之邊角凹陷(STI corner Recess)及防止淺溝槽於後續加熱過程(Thermal process)中導致的淺溝槽輪廓(STI profile)變形所產生的錯位(Dislocation)。
简体摘要：本发明提供一氮化物唯读内存之制造方法，并将氮化物唯读内存与周边逻辑电路之制程步骤集成，以简化制程并提高产品良率。本发明技术之特征在于利用复晶硅层做为绝缘层(氧化层)之研磨停止层。本发明技术之另一特征为在形成绝缘层(氧化层)于周边区域之复数个第一沟槽的同时亦填入该氧化层于内存数组区域中之复晶硅结构间以防止半导体基材于复晶硅之自行对准硅化物步骤中与金属(例如：钴)发生反应。本发明技术之另一特征为利用成长ONO介电层于浅沟槽(STI, shallow trench isolation)内侧，以防止浅沟槽之边角凹陷(STI corner Recess)及防止浅沟槽于后续加热过程(Thermal process)中导致的浅沟槽轮廓(STI profile)变形所产生的错位(Dislocation)。

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