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1. 发明专利

TWI298493B 用於合併多重複熔絲還原串列位元流以支持輔助性複熔絲熔斷力之方法及系統 METHOD AND SYSTEM FOR MERGING MULTIPLE FUSE DECOMPRESSION SERIAL BITSTREAMS TO SUPPORT AUXILIARY FUSEBLOW CAPABILITY 失效
简体标题：用于合并多重复熔丝还原串行比特流以支持辅助性复熔丝熔断力之方法及系统 METHOD AND SYSTEM FOR MERGING MULTIPLE FUSE DECOMPRESSION SERIAL BITSTREAMS TO SUPPORT AUXILIARY FUSEBLOW CAPABILITY
公开(公告)号：TWI298493B
公开(公告)日：2008-07-01
申请号：TW093100166
申请日：2004-01-05
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：艾瑞克A 尼歐森 NELSON, ERIK A. , 麥可R 威雷特 OUELLETTE, MICHAEL R.
IPC分类号： G11C
CPC分类号： G11C29/72 , G11C29/4401 , G11C29/802
摘要：一種用於利用晶載(on-chip)儲存器且提供一被嵌
入記憶體位址/資料毀損資訊之複合能力,合併多重複熔
絲還原(decompression)串列位元流以支援一輔助性複
熔絲熔斷力(fuseblow)之方法及系統。本發明提供一多
重修復能力,其具有一改良式壓縮演算法則以壓縮含有系
統層級軟體設定(soft-set)備份(redundancy)之複熔
絲(fuse)資料,與適用於自我修復設計,而且針對溫度
敏感之錯誤而提供修復。一複熔絲控制中依指令為基礎的
測試器介面提供移位載入(shift loaded)指令,其中測
試與複熔絲修復作業順序是可變化的,目的以提供製造、
測試、以及修復作業中之彈性。
简体摘要：一种用于利用晶载(on-chip)存储器且提供一被嵌入内存位址/数据毁损信息之复合能力,合并多重复熔丝还原(decompression)串行比特流以支持一辅助性复熔丝熔断力(fuseblow)之方法及系统。本发明提供一多重修复能力,其具有一改良式压缩算法则以压缩含有系统层级软件设置(soft-set)备份(redundancy)之复熔丝(fuse)数据,与适用于自我修复设计,而且针对温度敏感之错误而提供修复。一复熔丝控制中依指令为基础的测试器界面提供移位加载(shift loaded)指令,其中测试与复熔丝修复作业顺序是可变化的,目的以提供制造、测试、以及修复作业中之弹性。

2. 发明专利

TW200608412A 具有少數修補訊號傳輸線的半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE WITH SMALL NUMBER OF REPAIR SIGNAL TRANSMISSION LINES 审中-公开
简体标题：具有少数修补信号传输线的半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE WITH SMALL NUMBER OF REPAIR SIGNAL TRANSMISSION LINES
公开(公告)号：TW200608412A
公开(公告)日：2006-03-01
申请号：TW094122794
申请日：2005-07-06
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：金杜烈 KIM, DU-YEUL
IPC分类号： G11C
CPC分类号： G11C29/802
摘要：在一實施例裏，一半導體記憶裝置具有少數修補訊號傳輸線。半導體記憶裝置包括m個修補冗餘區塊，每個區塊包括n個修補冗餘字元線，m和n為自然數；一控制電路，產生n個修補資訊訊號以選擇n個修補冗餘字元線，產生m個區塊選擇資訊訊號以選擇m個修補冗餘區塊，並將n個修補資訊訊號和m個區塊選擇資訊訊號傳輸到m個修補冗餘區塊。由m個修補冗餘區塊共用n個修補資訊訊號。控制電路包括n×m個單元保險絲盒，其n個單元保險絲盒對應於m個修補冗餘區塊中的每一個。
简体摘要：在一实施例里，一半导体记忆设备具有少数修补信号传输线。半导体记忆设备包括m个修补冗余区块，每个区块包括n个修补冗余字符线，m和n为自然数；一控制电路，产生n个修补信息信号以选择n个修补冗余字符线，产生m个区块选择信息信号以选择m个修补冗余区块，并将n个修补信息信号和m个区块选择信息信号传输到m个修补冗余区块。由m个修补冗余区块共享n个修补信息信号。控制电路包括n×m个单元保险丝盒，其n个单元保险丝盒对应于m个修补冗余区块中的每一个。

3. 发明专利

TWI227909B 具有冗長機能的半導體裝置失效
简体标题：具有冗长机能的半导体设备
公开(公告)号：TWI227909B
公开(公告)日：2005-02-11
申请号：TW092134211
申请日：2003-12-04
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：北城岳彥 , 德重芳
IPC分类号： G11C , H01L
CPC分类号： H01L27/105 , G11C29/802
摘要：半導體裝置具有複數機能塊，各機能塊配設於基板上。機能塊之一的記憶塊具備記錄資訊的複數記憶單元以及替換至少一個前述記憶單元，並替代該記憶單元，記錄資訊的冗長記憶單元。機能塊之一的機能電路塊藉配線與記憶塊連接。機能塊之一的程式配線塊包含以在基板上不與配線重疊的方式配設於基板上，並且，編成信號路徑的程式俾不良的記憶單元替換成冗長記憶單元的程式配線部。資料轉送部自程式配線塊上朝記憶塊上伸延，且將有關程式配線部的程式的程式資訊轉送至記憶塊。
简体摘要：半导体设备具有复数机能块，各机能块配设于基板上。机能块之一的记忆块具备记录信息的复数记忆单元以及替换至少一个前述记忆单元，并替代该记忆单元，记录信息的冗长记忆单元。机能块之一的机能电路块藉配线与记忆块连接。机能块之一的进程配线块包含以在基板上不与配线重叠的方式配设于基板上，并且，编成信号路径的进程俾不良的记忆单元替换成冗长记忆单元的进程配线部。数据转送部自进程配线块上朝记忆块上伸延，且将有关进程配线部的进程的进程信息转送至记忆块。

4. 发明专利

TW509953B 半導體裝置的製造方法失效
简体标题：半导体设备的制造方法
公开(公告)号：TW509953B
公开(公告)日：2002-11-11
申请号：TW090122770
申请日：2001-03-19
申请人：日立製作所股份有限公司
发明人：阪田健
IPC分类号： G11C , H01L
CPC分类号： G11C29/785 , G11C29/802 , G11C29/808
摘要：就DRAM之以往的則系區塊救濟而言，若不縮小置換單位，以及記憶更多位元數的救濟位址，則會發生置換端競爭。因應於此，本發明是使第2置換的置換領域縮小成比第1置換來得小，而以使第2置換能夠優先之方式來進行置換判定。藉此，第1置換可以較少位元數的救濟位址來進行控制，實現具有面積小且救濟效率高的缺陷救濟電路之半導體記憶裝置。
简体摘要：就DRAM之以往的则系区块救济而言，若不缩小置换单位，以及记忆更多比特数的救济位址，则会发生置换端竞争。因应于此，本发明是使第2置换的置换领域缩小成比第1置换来得小，而以使第2置换能够优先之方式来进行置换判定。借此，第1置换可以较少比特数的救济位址来进行控制，实现具有面积小且救济效率高的缺陷救济电路之半导体记忆设备。

5. 发明专利

TW393640B 備用之半導體記憶體失效
简体标题：备用之半导体内存
公开(公告)号：TW393640B
公开(公告)日：2000-06-11
申请号：TW087104353
申请日：1998-03-24
申请人：西門斯股份有限公司
发明人：比得波屈目勒
IPC分类号： G11C
CPC分类号： G11C29/789 , G11C19/00 , G11C29/80 , G11C29/802 , G11C29/808
摘要：本發明所揭示的係有關一種具有主記憶體單元陣列和備用記憶體單元的半導體記憶體,其中有許多熔絲是實體地與其相關的熔絲插梢隔開。在序列傳送電路的輔助下可將熔絲資料依序由熔絲傳向插梢而能夠有實際的隔離。結果,只需要極少量的導線便能將熔絲連接到熔絲插梢上而允許在記憶體內作有彈性的熔絲放置。
简体摘要：本发明所揭示的系有关一种具有主内存单元数组和备用内存单元的半导体内存,其中有许多熔丝是实体地与其相关的熔丝插梢隔开。在串行发送电路的辅助下可将熔丝数据依序由熔丝传向插梢而能够有实际的隔离。结果,只需要极少量的导线便能将熔丝连接到熔丝插梢上而允许在内存内作有弹性的熔丝放置。

6. 发明专利

TWI522636B 半導體裝置之測試模式控制電路及其控制方法有权
简体标题：半导体设备之测试模式控制电路及其控制方法
公开(公告)号：TWI522636B
公开(公告)日：2016-02-21
申请号：TW100129239
申请日：2011-08-16
申请人：海力士半導體股份有限公司 , HYNIX SEMICONDUCTOR INC.
发明人：尹泰植 , YUN, TAE-SIK , 李鍾天 , LEE, JONG-CHERN
IPC分类号： G01R31/319
CPC分类号： G01R31/31724 , G11C29/14 , G11C29/46 , G11C29/78 , G11C29/802

7. 发明专利

TW201221983A 半導體裝置之測試模式控制電路及其控制方法 TEST MODE CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS AND CONTROL METHOD THEREOF 审中-公开
简体标题：半导体设备之测试模式控制电路及其控制方法 TEST MODE CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS AND CONTROL METHOD THEREOF
公开(公告)号：TW201221983A
公开(公告)日：2012-06-01
申请号：TW100129239
申请日：2011-08-16
申请人：海力士半導體股份有限公司
发明人：尹泰植 , 李鍾天
IPC分类号： G01R
CPC分类号： G01R31/31724 , G11C29/14 , G11C29/46 , G11C29/78 , G11C29/802
摘要：本發明揭示一種半導體裝置之測試模式控制電路與相關方法的多種具體實施例。在一示例性具體實施例中,該測試模式控制電路可包括:一測試模式控制區塊,其配置成回應於依序輸入的一第一位址信號組與一第二位址信號組而產生複數控制信號組;一測試模式傳送區塊,其配置成傳送根據複數控制信號組的結合所產生的複數測試模式信號至半導體裝置的複數電路區塊;及複數全域線,其配置成傳輸複數控制信號組至測試模式傳送區塊。
简体摘要：本发明揭示一种半导体设备之测试模式控制电路与相关方法的多种具体实施例。在一示例性具体实施例中,该测试模式控制电路可包括:一测试模式控制区块,其配置成回应于依序输入的一第一位址信号组与一第二位址信号组而产生复数控制信号组;一测试模式发送区块,其配置成发送根据复数控制信号组的结合所产生的复数测试模式信号至半导体设备的复数电路区块;及复数全域线,其配置成传输复数控制信号组至测试模式发送区块。

8. 发明专利

TW200504754A 使用靜態隨機存取記憶體實施動態隨機存取記憶體的冗餘熔斷器鎖定之方法及裝置 METHOD AND APPARATUS FOR IMPLEMENTING DRAM REDUNDANCY FUSE LATCHES USING SRAM 失效
简体标题：使用静态随机存取内存实施动态随机存取内存的冗余熔断器锁定之方法及设备 METHOD AND APPARATUS FOR IMPLEMENTING DRAM REDUNDANCY FUSE LATCHES USING SRAM
公开(公告)号：TW200504754A
公开(公告)日：2005-02-01
申请号：TW093111622
申请日：2004-04-26
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：凱文W 葛曼 GORMAN, KEVIN W. , 戴利E 波地斯 PONTIUS, DALE E.
IPC分类号： G11C
CPC分类号： G11C29/802
摘要：本發明揭示了一種對一嵌入式DRAM結構內的一不可掃描的靜態隨機存取記憶體(SRAM)陣列進行熔絲資訊的序列式儲存及擷取之方法及結構。該SRAM陣列是一掃描鏈的一部分，且被連接到用來構成該掃描鏈的若干上游及下游鎖存器。各資料被序列地掃描到該掃描鏈。當該資料流經整個掃描鏈時，本發明使用一計數器計算被掃描到該嵌入式DRAM結構的位元之數目。該計數器可被包含在該嵌入式DRAM結構內。在該計數器計數到等於該掃描鏈中之所有下游掃描鎖存器的儲存位元數目之一量之後，本發明將該熔絲資訊載入一移位暫存器。當該移位暫存器已滿時，本發明將該移位暫存器的內容載入一SRAM線。該移位暫存器及該SRAM線的長度等於一熔絲字組。本發明重複載入該移位暫存器及載入該SRAM陣列的這些程序，直到該SRAM陣列已滿為止。只要指定該SRAM陣列中之一位址，即可自該SRAM陣列讀取該熔絲資訊。
简体摘要：本发明揭示了一种对一嵌入式DRAM结构内的一不可扫描的静态随机存取内存(SRAM)数组进行熔丝信息的串行式存储及截取之方法及结构。该SRAM数组是一扫描链的一部分，且被连接到用来构成该扫描链的若干上游及下游锁存器。各数据被串行地扫描到该扫描链。当该数据流经整个扫描链时，本发明使用一计数器计算被扫描到该嵌入式DRAM结构的比特之数目。该计数器可被包含在该嵌入式DRAM结构内。在该计数器计数到等于该扫描链中之所有下游扫描锁存器的存储比特数目之一量之后，本发明将该熔丝信息加载一移位寄存器。当该移位寄存器已满时，本发明将该移位寄存器的内容加载一SRAM线。该移位寄存器及该SRAM线的长度等于一熔丝字组。本发明重复加载该移位寄存器及加载该SRAM数组的这些进程，直到该SRAM数组已满为止。只要指定该SRAM数组中之一位址，即可自该SRAM数组读取该熔丝信息。

9. 发明专利

TW200415688A 具有冗長機能的半導體裝置失效
简体标题：具有冗长机能的半导体设备
公开(公告)号：TW200415688A
公开(公告)日：2004-08-16
申请号：TW092134211
申请日：2003-12-04
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：北城岳彥 , 德重芳
IPC分类号： G11C , H01L
CPC分类号： H01L27/105 , G11C29/802
摘要：半導體裝置具有複數機能塊，各機能塊配設於基板上。機能塊之一的記憶塊具備記錄資訊的複數記憶單元以及替換至少一個前述記憶單元，並替代該記憶單元，記錄資訊的冗長記憶單元。機能塊之一的機能電路塊藉配線與記憶塊連接。機能塊之一的程式配線塊包含以在基板上不與配線重疊的方式配設於基板上，並且，編成信號路徑的程式俾不良的記憶單元替換成冗長記憶單元的程式配線部。資料轉送部自程式配線塊上朝記憶塊上伸延，且將有關程式配線部的程式的程式資訊轉送至記憶塊。
简体摘要：半导体设备具有复数机能块，各机能块配设于基板上。机能块之一的记忆块具备记录信息的复数记忆单元以及替换至少一个前述记忆单元，并替代该记忆单元，记录信息的冗长记忆单元。机能块之一的机能电路块藉配线与记忆块连接。机能块之一的进程配线块包含以在基板上不与配线重叠的方式配设于基板上，并且，编成信号路径的进程俾不良的记忆单元替换成冗长记忆单元的进程配线部。数据转送部自进程配线块上朝记忆块上伸延，且将有关进程配线部的进程的进程信息转送至记忆块。

10. 发明专利

TW560048B 具備熔絲元件的半導體晶片失效
简体标题：具备熔丝组件的半导体芯片
公开(公告)号：TW560048B
公开(公告)日：2003-11-01
申请号：TW091113345
申请日：2002-06-19
申请人：東芝股份有限公司
发明人：長谷川武裕
IPC分类号： H01L
CPC分类号： H01L23/5258 , G11C17/18 , G11C29/802 , H01L23/5256 , H01L24/02 , H01L24/10 , H01L2224/0401 , H01L2224/16 , H01L2924/09701 , H01L2924/12042 , H01L2924/14 , H01L2924/1433 , H01L2924/15174 , H01L2924/15311 , H01L2924/00
摘要：一半導體晶片具有邏輯電路部、至少一個記憶體集合部、及電極墊座列。其中，邏輯電路部係配置在晶片面上，至少一個記憶體集合部係配置在晶片面上，具備救濟缺陷儲存胞之冗長記憶儲存胞，電極墊座列係在晶片面上，配在上述邏輯電路部及上述記憶體集合部之外周圍。更再包括至少一個熔絲元件群，係在晶片面上，上述邏輯電路部、上述記憶體集合部及上述電極墊座列之外側，配置沿該晶片之任何邊的領域，記憶缺陷儲存胞之位址。
简体摘要：一半导体芯片具有逻辑电路部、至少一个内存集合部、及电极垫座列。其中，逻辑电路部系配置在芯片面上，至少一个内存集合部系配置在芯片面上，具备救济缺陷存储胞之冗长记忆存储胞，电极垫座列系在芯片面上，配在上述逻辑电路部及上述内存集合部之外周围。更再包括至少一个熔丝组件群，系在芯片面上，上述逻辑电路部、上述内存集合部及上述电极垫座列之外侧，配置沿该芯片之任何边的领域，记忆缺陷存储胞之位址。

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