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1. 发明专利

TWI522636B 半導體裝置之測試模式控制電路及其控制方法有权
简体标题：半导体设备之测试模式控制电路及其控制方法
公开(公告)号：TWI522636B
公开(公告)日：2016-02-21
申请号：TW100129239
申请日：2011-08-16
申请人：海力士半導體股份有限公司 , HYNIX SEMICONDUCTOR INC.
发明人：尹泰植 , YUN, TAE-SIK , 李鍾天 , LEE, JONG-CHERN
IPC分类号： G01R31/319
CPC分类号： G01R31/31724 , G11C29/14 , G11C29/46 , G11C29/78 , G11C29/802

2. 发明专利

TW201221983A 半導體裝置之測試模式控制電路及其控制方法 TEST MODE CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS AND CONTROL METHOD THEREOF 审中-公开
简体标题：半导体设备之测试模式控制电路及其控制方法 TEST MODE CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS AND CONTROL METHOD THEREOF
公开(公告)号：TW201221983A
公开(公告)日：2012-06-01
申请号：TW100129239
申请日：2011-08-16
申请人：海力士半導體股份有限公司
发明人：尹泰植 , 李鍾天
IPC分类号： G01R
CPC分类号： G01R31/31724 , G11C29/14 , G11C29/46 , G11C29/78 , G11C29/802
摘要：本發明揭示一種半導體裝置之測試模式控制電路與相關方法的多種具體實施例。在一示例性具體實施例中,該測試模式控制電路可包括:一測試模式控制區塊,其配置成回應於依序輸入的一第一位址信號組與一第二位址信號組而產生複數控制信號組;一測試模式傳送區塊,其配置成傳送根據複數控制信號組的結合所產生的複數測試模式信號至半導體裝置的複數電路區塊;及複數全域線,其配置成傳輸複數控制信號組至測試模式傳送區塊。
简体摘要：本发明揭示一种半导体设备之测试模式控制电路与相关方法的多种具体实施例。在一示例性具体实施例中,该测试模式控制电路可包括:一测试模式控制区块,其配置成回应于依序输入的一第一位址信号组与一第二位址信号组而产生复数控制信号组;一测试模式发送区块,其配置成发送根据复数控制信号组的结合所产生的复数测试模式信号至半导体设备的复数电路区块;及复数全域线,其配置成传输复数控制信号组至测试模式发送区块。

3. 发明专利

TW200617978A 記憶體元件以及其測試方法 MEMORY DEVICE AND METHOD FOR TESTING THE SAME 失效
简体标题：内存组件以及其测试方法 MEMORY DEVICE AND METHOD FOR TESTING THE SAME
公开(公告)号：TW200617978A
公开(公告)日：2006-06-01
申请号：TW094130261
申请日：2005-09-05
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：張永旭 CHANG, YOUNG-UK , 文吉信 MOON, GIL-SHIN , 玄東昊 HYUN, DONG-HO
IPC分类号： G11C
CPC分类号： G11C29/46 , G01R31/31701
摘要：記憶體元件包括多數個測試模式訊號產生單元和多數個測試電路。每一個測試模式訊號產生單元為各個測試電路產生各自的測試模式訊號。測試模式訊號產生單元為測試電路產生連續的測試模式訊號。每一個測試模式訊號產生單元可以被放置在各個測試電路中，因此從測試模式訊號源到測試電路不需要配線。
简体摘要：内存组件包括多数个测试模式信号产生单元和多数个测试电路。每一个测试模式信号产生单元为各个测试电路产生各自的测试模式信号。测试模式信号产生单元为测试电路产生连续的测试模式信号。每一个测试模式信号产生单元可以被放置在各个测试电路中，因此从测试模式信号源到测试电路不需要配线。

4. 发明专利

TW591661B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW591661B
公开(公告)日：2004-06-11
申请号：TW090105774
申请日：2001-03-13
申请人：東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA
发明人：小內俊之 TOSHIYUKI SYONAI , 杉澤義德 GITOKU SUGISAWA , 北城岳彥
IPC分类号： G11C
CPC分类号： G11C7/1057 , G11C7/1012 , G11C7/1051 , G11C29/10 , G11C29/14 , G11C29/26 , G11C29/46 , G11C2207/104
摘要：能縮短搭載於LSI上多個DRAM電路的測試時間且可高速地傳送從多個DRAM電路上讀出的資料。為此提供了這樣的半導體積體電路，它包括：多個DRAM電路11與12；具有可接收測試控制信號並行地進行相對於各 DRAM電路的測試的功能的控制電路13；具有可由控制電路控制，在測試時將DRAM巨集信號輸入供給於多個 DRAM電路的功能的輸入選擇器14；具有可由控制電路控制，在測試時選擇控制多個DRAM電路的輸出信號而輸出給巨集輸出端子18的功能的輸出選擇器15。(參看圖1)。
简体摘要：能缩短搭载于LSI上多个DRAM电路的测试时间且可高速地发送从多个DRAM电路上读出的数据。为此提供了这样的半导体集成电路，它包括：多个DRAM电路11与12；具有可接收测试控制信号并行地进行相对于各 DRAM电路的测试的功能的控制电路13；具有可由控制电路控制，在测试时将DRAM宏信号输入供给于多个 DRAM电路的功能的输入选择器14；具有可由控制电路控制，在测试时选择控制多个DRAM电路的输出信号而输出给宏输出端子18的功能的输出选择器15。(参看图1)。

5. 发明专利

TW550389B 具有接收多電壓位準信號的接腳之半導體裝置的測試信號產生電路及呼叫測試模式的方法失效
简体标题：具有接收多电压位准信号的接脚之半导体设备的测试信号产生电路及调用测试模式的方法
公开(公告)号：TW550389B
公开(公告)日：2003-09-01
申请号：TW089101388
申请日：2000-01-27
申请人：三星電子股份有限公司
发明人：朴哲弘 , 姜尚錫 , 崔鍾賢
IPC分类号： G01R , H01L
CPC分类号： G11C29/46 , G01R31/31813 , G11C2029/5004
摘要：一半導體裝置之一信號產生電路，包含用於接收各別已編碼輸入信號的n個輸入測試腳，至少一個該輸入信號係以超過兩個可能位準(像是3個位準或4個位準)加以編碼，該裝置亦包括n個指示器信號產生器，分別地各與一關聯的測試腳位連接，各指示器信號產生器回應於由其關聯的輸入測試腳位所接收的已編碼輸入信號來產生兩種位準的指示器信號。一解碼器接收指示器信號以便產生已解碼信號，以及一模式選擇電路回應於模式設定信號來產生模式選擇信號以及該已解碼信號，當該輸入信號係為一通常的低位準時則各別指示器信號產生器產生一規則的信號，當該輸入測試信號係為一通常的高位準時則各別指示器信號產生器產生一控制信號，以及當該輸入測試信號係為一超高的位準時則各別指示器信號產生器產生一第一較高位準信號，若3個以上的信號係被使用則指示器信號產生器更針對此等較高的值產生對應的信號。
简体摘要：一半导体设备之一信号产生电路，包含用于接收各别已编码输入信号的n个输入测试脚，至少一个该输入信号系以超过两个可能位准(像是3个位准或4个位准)加以编码，该设备亦包括n个指示器信号产生器，分别地各与一关联的测试脚位连接，各指示器信号产生器回应于由其关联的输入测试脚位所接收的已编码输入信号来产生两种位准的指示器信号。一译码器接收指示器信号以便产生已译码信号，以及一模式选择电路回应于模式设置信号来产生模式选择信号以及该已译码信号，当该输入信号系为一通常的低位准时则各别指示器信号产生器产生一守则的信号，当该输入测试信号系为一通常的高位准时则各别指示器信号产生器产生一控制信号，以及当该输入测试信号系为一超高的位准时则各别指示器信号产生器产生一第一较高位准信号，若3个以上的信号系被使用则指示器信号产生器更针对此等较高的值产生对应的信号。

6. 发明专利

TW463174B 具有測試模式進入電路之半導體裝置有权
简体标题：具有测试模式进入电路之半导体设备
公开(公告)号：TW463174B
公开(公告)日：2001-11-11
申请号：TW089102480
申请日：2000-02-15
申请人：富士通股份有限公司
发明人：岩瀨章弘 , 加藤好治
IPC分类号： G11C
CPC分类号： G11C29/40 , G01R31/31701 , G11C11/40 , G11C29/1201 , G11C29/46 , G11C2029/0407
摘要：一半導體裝置，係具有一正常運作模式和一測試模式。其一決定電路，可決定該裝置是否已進入其測試模式。其一控制電路，可在業已進入一測試模式時，改變彼等與上述正常運作模式相關之資訊。若無意中進入該測試模式，則由於彼等與上述正常運作模式相關之資訊業已改變，一使用者可立即決定該裝置業已進入其測試模式。
简体摘要：一半导体设备，系具有一正常运作模式和一测试模式。其一决定电路，可决定该设备是否已进入其测试模式。其一控制电路，可在业已进入一测试模式时，改变彼等与上述正常运作模式相关之信息。若无意中进入该测试模式，则由于彼等与上述正常运作模式相关之信息业已改变，一用户可立即决定该设备业已进入其测试模式。

7. 发明专利

TW394873B 含有時脈同步型記憶體之半導體積電路電路裝置失效
简体标题：含有时脉同步型内存之半导体积电路电路设备
公开(公告)号：TW394873B
公开(公告)日：2000-06-21
申请号：TW087114247
申请日：1998-08-28
申请人：三菱電機股份有限公司 , 三菱電機工程股份有限公司
发明人：松村雅司 , 山崎彰 , 林勇 , 萬行厚雄
IPC分类号： G06F
CPC分类号： G11C29/46 , G11C29/14
摘要：本發明以提供不受訊號之參差的影響,能由外部以高速對其同步型記憶體直接存取而實行對其同步型記憶體之測試的內裝該同步型記憶體之半導體積體電路裝置為目的。
本發明的半導體積體電路裝置l含有同步於時脈而動作的SDRAM組件2,與該SDRAM組件實行數據之授受以實行必要之處理的邏輯電路3,與使外部的訊號為同步於對應該SDRAM組件2之動作時脈的時脈訊號實行數據之取入轉送的記憶體直接存取電路4,以及依據測試模式指示訊號TE選擇邏輯電路3與記憶體直接存取電路4之輸出訊號之一而供給於SDRAM組件2的選擇器5。
简体摘要：本发明以提供不受信号之参差的影响,能由外部以高速对其同步型内存直接存取而实行对其同步型内存之测试的内装该同步型内存之半导体集成电路设备为目的。本发明的半导体集成电路设备l含有同步于时脉而动作的SDRAM组件2,与该SDRAM组件实行数据之授受以实行必要之处理的逻辑电路3,与使外部的信号为同步于对应该SDRAM组件2之动作时脉的时脉信号实行数据之取入转送的内存直接存取电路4,以及依据测试模式指示信号TE选择逻辑电路3与内存直接存取电路4之输出信号之一而供给于SDRAM组件2的选择器5。

8. 发明专利

TW295629B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW295629B
公开(公告)日：1997-01-11
申请号：TW084109446
申请日：1995-09-11
申请人：三菱電機股份有限公司
发明人：鈴木富天
IPC分类号： G11C , G01R
CPC分类号： G11C29/50 , G11C29/46
摘要：提供一種半導體記憶裝置﹐在老化測試模式設定操作後﹐由外部以電氣可以容易確認操作模式狀態。
半導體記憶裝置101中之老化模式設定電路46﹐當藉由外部控制信號之第1組合用以檢測老化模式已設定時﹐就將老化模式檢測信號φ
简体摘要：提供一种半导体记忆设备﹐在老化测试模式设置操作后﹐由外部以电气可以容易确认操作模式状态。半导体记忆设备101中之老化模式设置电路46﹐当借由外部控制信号之第1组合用以检测老化模式已设置时﹐就将老化模式检测信号φ

9. 发明专利

TWI606454B 停用與記憶體裝置相關聯的命令之技術有权
简体标题：停用与内存设备相关联的命令之技术
公开(公告)号：TWI606454B
公开(公告)日：2017-11-21
申请号：TW104105413
申请日：2015-02-16
申请人：英特爾公司 , INTEL CORPORATION
发明人：莫札克克里斯多佛P , MOZAK, CHRISTOPHER P. , 貝恩斯庫吉特S , BAINS, KULJIT S.
IPC分类号： G11C29/44 , G11C29/04
CPC分类号： G06F3/0659 , G06F3/0608 , G06F3/061 , G06F3/0619 , G06F3/0625 , G06F3/0629 , G06F3/0634 , G06F3/0673 , G06F3/068 , G06F11/2094 , G06F2201/805 , G11C7/1045 , G11C7/24 , G11C29/025 , G11C29/46 , G11C29/50012 , G11C29/70 , G11C29/76 , G11C29/83

10. 发明专利

TW201734786A 感測電路上之錯誤碼計算审中-公开
简体标题：传感电路上之错误码计算
公开(公告)号：TW201734786A
公开(公告)日：2017-10-01
申请号：TW106100535
申请日：2017-01-06
申请人：美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：李佩瑞 V , LEA, PERRY V. , 芬克拜納提摩西 P , FINKBEINER, TIMOTHY P.
IPC分类号： G06F11/10 , G06F11/16 , G06F3/06 , G11C29/52
CPC分类号： G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G06F11/1048 , G06F12/00 , G11C7/06 , G11C7/062 , G11C7/1006 , G11C7/1048 , G11C7/1087 , G11C7/12 , G11C11/4091 , G11C11/4096 , G11C29/46 , G11C29/52 , H03M13/09
摘要：本發明之實例提供用於錯誤碼計算之設備及方法。該設備可包含耦合至感測線之記憶體胞之一陣列。該設備可包含一控制器，該控制器經組態以控制耦合至該等感測線之一感測電路，以在不經由一輸入/輸出(I/O)線傳送資料之情況下執行若干運算。該感測電路可經控制以計算儲存於該記憶體胞陣列中之資料之一錯誤碼且比較該錯誤碼與該資料之一初始錯誤碼以判定該資料是否已被修改。
简体摘要：本发明之实例提供用于错误码计算之设备及方法。该设备可包含耦合至传感线之内存胞之一数组。该设备可包含一控制器，该控制器经组态以控制耦合至该等传感线之一传感电路，以在不经由一输入/输出(I/O)线发送数据之情况下运行若干运算。该传感电路可经控制以计算存储于该内存胞数组中之数据之一错误码且比较该错误码与该数据之一初始错误码以判定该数据是否已被修改。

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