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1. 发明专利

TW201528141A 緊實脈絡狀態管理技術审中-公开
简体标题：紧实脉络状态管理技术
公开(公告)号：TW201528141A
公开(公告)日：2015-07-16
申请号：TW103135189
申请日：2014-10-09
申请人：英特爾公司 , INTEL CORPORATION
发明人：哈雷阿圖爾 , KHARE, ATUL , 普西耶達斯里那 , PUTHIYEDATH, LEENA , 馬里克亞席特 , MALLICK, ASIT , 寇克吉姆 , COKE, JIM , 米夏禮麥可 , MISHAELI, MICHAEL , 奈格吉伯特 , NEIGER, GILBERT , 聖吉潘維維肯納森 , SANJEEPAN, VIVEKANANTHAN , 布蘭特傑森 , BRANDT, JASON
IPC分类号： G06F9/46 , G06F9/30
CPC分类号： G06F9/461 , G06F9/30003 , G06F9/30043 , G06F9/30101
摘要：本發明揭示出有關於緊實脈絡狀態管理之發明的實施例。在一實施例中，一處理器包括指令硬體及狀態管理邏輯。該指令硬體係用以接收一第一保存指令及一第二保存指令。該狀態管理邏輯係用以響應於該第一保存指令，將在一未緊實格式中之脈絡狀態保存於一第一保存區中。該狀態管理邏輯亦用以響應於該第二保存指令，將在一緊實格式中之一壓縮遮罩及脈絡狀態保存於一第二保存區中，並設定該第二保存區中之一緊實保存指示符。該狀態管理邏輯亦用以響應於一單一復原指令，基於該緊實保存指示符，判定要復原來自該第一保存區中之該未緊實格式之脈絡或來自該第二保存區中之該緊實格式之脈絡。
简体摘要：本发明揭示出有关于紧实脉络状态管理之发明的实施例。在一实施例中，一处理器包括指令硬件及状态管理逻辑。该指令硬件系用以接收一第一保存指令及一第二保存指令。该状态管理逻辑系用以响应于该第一保存指令，将在一未紧实格式中之脉络状态保存于一第一保存区中。该状态管理逻辑亦用以响应于该第二保存指令，将在一紧实格式中之一压缩遮罩及脉络状态保存于一第二保存区中，并设置该第二保存区中之一紧实保存指示符。该状态管理逻辑亦用以响应于一单一复原指令，基于该紧实保存指示符，判定要复原来自该第一保存区中之该未紧实格式之脉络或来自该第二保存区中之该紧实格式之脉络。

2. 发明专利

TWI476685B ＲＥＴ指令的即時指令追蹤壓縮技術有权
简体标题：ＲＥＴ指令的实时指令追踪压缩技术
公开(公告)号：TWI476685B
公开(公告)日：2015-03-11
申请号：TW101149533
申请日：2012-12-24
申请人：英特爾公司 , INTEL CORPORATION
发明人：布蘭特傑森 , BRANDT, JASON , 泰勒強納森 , TYLER, JONATHAN , 祖羅斯基約翰 , ZURAWSKI, JOHN , 拉斯多丹尼爾 , LASTOR, DENNIS
IPC分类号： G06F9/30
CPC分类号： G06F9/30145 , G06F11/30 , G06F11/3466 , G06F11/348 , G06F11/3636 , G06F2201/805

3. 发明专利

TW201337749A ＲＥＴ指令的即時指令追蹤壓縮技術审中-公开
简体标题：ＲＥＴ指令的实时指令追踪压缩技术
公开(公告)号：TW201337749A
公开(公告)日：2013-09-16
申请号：TW101149533
申请日：2012-12-24
申请人：英特爾公司 , INTEL CORPORATION
发明人：布蘭特傑森 , BRANDT, JASON , 泰勒強納森 , TYLER, JONATHAN , 祖羅斯基約翰 , ZURAWSKI, JOHN , 拉斯多丹尼爾 , LASTOR, DENNIS
IPC分类号： G06F9/30
CPC分类号： G06F9/30145 , G06F11/30 , G06F11/3466 , G06F11/348 , G06F11/3636 , G06F2201/805
摘要：根據本文中揭示之實施例，提供用於實施RET指令的即時指令追蹤壓縮之方法、系統、機構、技術及裝置。舉例來說，在一實施例中，此種手段可包括一積體電路，其具有：用於當一追蹤之應用程式、模式或程式碼區域之指令由該積體電路執行時起始對於該等指令的指令追蹤之構件；用於產生描述該指令追蹤的複數個封包之構件；及用於將一多位元RET指令(RETurn指令)壓縮至一單位元RET指令之構件。
简体摘要：根据本文中揭示之实施例，提供用于实施RET指令的实时指令追踪压缩之方法、系统、机构、技术及设备。举例来说，在一实施例中，此种手段可包括一集成电路，其具有：用于当一追踪之应用进程、模式或代码区域之指令由该集成电路运行时起始对于该等指令的指令追踪之构件；用于产生描述该指令追踪的复数个封包之构件；及用于将一多比特RET指令(RETurn指令)压缩至一单比特RET指令之构件。

4. 发明专利

TW201823971A 用於處理器架構的設備及方法审中-公开
简体标题：用于处理器架构的设备及方法
公开(公告)号：TW201823971A
公开(公告)日：2018-07-01
申请号：TW106138929
申请日：2017-11-10
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：蓋巴弗德 , GUY, BUFORD , 休斯克里斯多夫 , HUGHES, CHRISTOPHER , 歐德亞麥德維爾艾蒙斯特阿法 , OULD-AHMED-VALL, ELMOUSTAPHA , 亞倫詹姆士 , ALLEN, JAMES , 索托德薩伊德 , SOTOUDEH, SEYED YAHYA , 瑞柏波特里瑚 , RAPPOPORT, LIHU , 葛羅秋斯基愛德華 , GROCHOWSKI, EDWARD , 赫夫湯瑪士 , HUFF, THOMAS , 辛海隆拿客 , SINGHAL, RONAK , 托爾布萊特 , TOLL, BRET , 布蘭特傑森 , BRANDT, JASON , 柯柏吉瑟斯 , CORBAL, JESUS , 剛勒史蒂芬 , GUNTHER, STEPHEN , 帕沃斯大衛 , PAPWORTH, DAVID , 查裴爾羅伯特 , CHAPPELL, ROBERT
IPC分类号： G06F9/30
摘要：揭露了處理器架構之發明的實施例。於實施例中，處理器包括解碼器、執行單元、同調性快取及互連。解碼器係用以解碼指令以歸零快取線。執行單元係用以發出寫入命令來啟動零之快取線大小的寫入。同調性快取係用以接收寫入命令，以判定同調性快取中是否存在命中，以及命中快取線之快取同調性協定議狀態是修改狀態還是排除狀態，以組態快取線以指示全零，並向互連發出寫入命令。互連係用以響應於寫入命令的接收向複數個其他同調性快取中的每一個發出窺探，為此必須判定是否有命中。
简体摘要：揭露了处理器架构之发明的实施例。于实施例中，处理器包括译码器、运行单元、同调性缓存及互连。译码器系用以译码指令以归零缓存线。运行单元系用以发出写入命令来启动零之缓存线大小的写入。同调性缓存系用以接收写入命令，以判定同调性缓存中是否存在命中，以及命中缓存线之缓存同调性协定议状态是修改状态还是排除状态，以组态缓存线以指示全零，并向互连发出写入命令。互连系用以响应于写入命令的接收向复数个其他同调性缓存中的每一个发出窥探，为此必须判定是否有命中。

5. 发明专利

TWI607377B 於脈絡之間共享轉譯後備緩衝區對映之方法、處理器和系統有权
简体标题：于脉络之间共享转译后备缓冲区映射之方法、处理器和系统
公开(公告)号：TWI607377B
公开(公告)日：2017-12-01
申请号：TW101149319
申请日：2012-12-22
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：坎斯強納森 , COMBS, JONATHAN D. , 布蘭特傑森 , BRANDT, JASON W. , 夏芬班傑明 , CHAFFIN, BENJAMIN C. , 賈戈朱利歐 , GAGO, JULIO
IPC分类号： G06F9/32 , G06F9/38 , G06F9/46
CPC分类号： G06F9/3814 , G06F9/3851 , G06F12/0842 , G06F12/1036 , G06F2212/1024 , G06F2212/657

6. 发明专利

TW201723920A 硬體強制單向密碼學审中-公开
简体标题：硬件强制单向密码学
公开(公告)号：TW201723920A
公开(公告)日：2017-07-01
申请号：TW105127290
申请日：2016-08-25
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：哥帕維諾德 , GOPAL, VINODH , 布蘭特傑森 , BRANDT, JASON W.
IPC分类号： G06F21/62 , G06F21/60 , G06F21/72
CPC分类号： H04L9/0861 , G06F21/00 , G06F21/602 , H04L9/0643 , H04L9/3236 , H04L9/3239 , H04L9/3242 , H04L2209/12
摘要：本文揭示用於硬體強制單向密碼學之發明的實施例。在一實施例中，處理器包括處理器金鑰位置、指令硬體、及執行硬體。處理器金鑰位置係用於保存處理器金鑰。指令硬體接收處理器之指令集中的第一指令。第一指令以處理器金鑰加密輸入資料並返回一處置。指令集欠缺以處理器金鑰來解密處置以返回該輸入資料之對應於該第一指令的第二指令。執行硬體回應藉由指令硬體對於該第一指令之接收，執行硬體以處理器金鑰實施輸入資料之加密，並返回處置。
简体摘要：本文揭示用于硬件强制单向密码学之发明的实施例。在一实施例中，处理器包括处理器密钥位置、指令硬件、及运行硬件。处理器密钥位置系用于保存处理器密钥。指令硬件接收处理器之指令集中的第一指令。第一指令以处理器密钥加密输入数据并返回一处置。指令集欠缺以处理器密钥来解密处置以返回该输入数据之对应于该第一指令的第二指令。运行硬件回应借由指令硬件对于该第一指令之接收，运行硬件以处理器密钥实施输入数据之加密，并返回处置。

8. 发明专利

TW201346716A 不確定性隨機位元產生器的方法與設備失效
简体标题：不确定性随机比特产生器的方法与设备
公开(公告)号：TW201346716A
公开(公告)日：2013-11-16
申请号：TW101149297
申请日：2012-12-22
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：科克斯喬治 , COX, GEORGE W. , 強斯頓大衛 , JOHNSTON, DAVID , 迪克森馬汀 , DIXON, MARTIN G. , 費斯契爾史蒂芬 , FISCHER, STEPHEN , 布蘭特傑森 , BRANDT, JASON W.
IPC分类号： G06F7/58 , H04L9/22
CPC分类号： H04L9/0869 , G06F7/588 , G06F9/30007 , H04L9/0662 , H04L2209/24
摘要：提供一種硬體基礎數位隨機數產生器。在一實施例中，處理器包括數位隨機數產生器(DRNG)，用以：調整由熵源提供的熵資料；產生複數個確定性隨機位元(DRB)串；並產生複數個不確定性隨機位元(NRB)串；以及執行單元，耦接DRNG，反應於第一指令：讀取一種子值；從DRNG檢索其中一個NRB串；並將NRB串儲存在第一指令所指明的目的暫存器中。
简体摘要：提供一种硬件基础数码随机数产生器。在一实施例中，处理器包括数码随机数产生器(DRNG)，用以：调整由熵源提供的熵数据；产生复数个确定性随机比特(DRB)串；并产生复数个不确定性随机比特(NRB)串；以及运行单元，耦接DRNG，反应于第一指令：读取一种子值；从DRNG检索其中一个NRB串；并将NRB串存储在第一指令所指明的目的寄存器中。

9. 发明专利

TW201741871A 原子式儲存至寬於原生支援資料寬度之記憶體資料的處理器、方法、系統與指令审中-公开
简体标题：原子式存储至宽于原生支持数据宽度之内存数据的处理器、方法、系统与指令
公开(公告)号：TW201741871A
公开(公告)日：2017-12-01
申请号：TW106106534
申请日：2017-02-24
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：沙巴吉凡德伊斯 , SHANBHOGUE, VEDVYAS , 羅賓森史蒂芬 , ROBINSON, STEPHEN J. , 布萊恩克里斯多夫 , BRYANT, CHRISTOPHER D. , 布蘭特傑森 , BRANDT, JASON W.
IPC分类号： G06F9/30 , G06F12/02
CPC分类号： G06F9/30043 , G06F9/30036 , G06F9/3004 , G06F9/30098 , G06F9/30112 , G06F9/3016 , G06F15/8007
摘要：一種處理器，包括相應於既定邏輯處理器之最寬組的資料暫存器。該最寬組的資料暫存器之各者具有第一寬度(位元)。相應於該既定邏輯處理器之解碼單元係用以解碼其指明該最寬組的該些資料暫存器之指令、及用以解碼原子儲存至記憶體指令。該原子儲存至記憶體指令係用以指示將具有寬於該第一寬度(位元)的第二寬度(位元)之資料。該原子儲存至記憶體指令係用以指示與記憶體位置關聯的記憶體位址資訊。執行單元係與該解碼單元耦合。該執行單元回應於該原子儲存至記憶體指令以原子式儲存該指示資料至該記憶體位置。
简体摘要：一种处理器，包括相应于既定逻辑处理器之最宽组的数据寄存器。该最宽组的数据寄存器之各者具有第一宽度(比特)。相应于该既定逻辑处理器之译码单元系用以译码其指明该最宽组的该些数据寄存器之指令、及用以译码原子存储至内存指令。该原子存储至内存指令系用以指示将具有宽于该第一宽度(比特)的第二宽度(比特)之数据。该原子存储至内存指令系用以指示与内存位置关联的内存位址信息。运行单元系与该译码单元耦合。该运行单元回应于该原子存储至内存指令以原子式存储该指示数据至该内存位置。

10. 发明专利

TW201737083A 使用可重載的效能計數器監控處理器之效能审中-公开
简体标题：使用可重载的性能计数器监控处理器之性能
公开(公告)号：TW201737083A
公开(公告)日：2017-10-16
申请号：TW105142791
申请日：2016-12-22
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：布蘭特傑森 , BRANDT, JASON W.
IPC分类号： G06F11/30 , G06F9/30
CPC分类号： G06F11/3466 , G06F9/4812 , G06F11/3024 , G06F13/24
摘要：依據文中所揭示的實施例，提供一種監視處理器管理事件的效能之系統和方法。一種處理器包括一或多個暫存器用以儲存軟體可見控制位元；第一效能計數器，用以在該處理器中發生第一類型的事件時增加從第一起始值增加到第一限值；第二效能計數器，用以在該處理器中發生第二類型的事件時從第二起始值增加到第二限值。該處理器亦包括控制邏輯，用以接收該第一效能計數器達到該第一限值的指示，存取重載致能位元，且鑑於該重載致能位元發送控制信號。該處理器亦包括重載邏輯，回應於收到來自該控制邏輯的控制信號，將該第二效能計數器重設到第二重載值。
简体摘要：依据文中所揭示的实施例，提供一种监视处理器管理事件的性能之系统和方法。一种处理器包括一或多个寄存器用以存储软件可见控制比特；第一性能计数器，用以在该处理器中发生第一类型的事件时增加从第一起始值增加到第一限值；第二性能计数器，用以在该处理器中发生第二类型的事件时从第二起始值增加到第二限值。该处理器亦包括控制逻辑，用以接收该第一性能计数器达到该第一限值的指示，存取重载致能比特，且鉴于该重载致能比特发送控制信号。该处理器亦包括重载逻辑，回应于收到来自该控制逻辑的控制信号，将该第二性能计数器重设到第二重载值。

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