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1. 发明专利

TW201735374A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201735374A
公开(公告)日：2017-10-01
申请号：TW105136176
申请日：2016-11-08
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L29/788 , H01L21/336 , H01L29/792 , H01L27/115
CPC分类号： H01L27/11568 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L29/42344 , H01L29/42376 , H01L29/66795 , H01L29/66833 , H01L29/7853 , H01L29/7855 , H01L29/792 , H01L29/7923
摘要：本發明之目的在於令半導體裝置的性能提高。為了達成上述目的，本發明之鰭部(fin)FA包含：區域FA1，以及相對於區域FA1配置在X軸方向的正側的區域FA 2。控制閘極電極CG，覆蓋區域FA1的頂面、區域FA1的Y軸方向的正側的側面SS1，以及區域FA1的Y軸方向的負側的側面SS2；記憶體閘極電極MG，覆蓋區域FA2的頂面、區域FA2的Y軸方向的正側的側面SS3，以及區域FA2的Y軸方向的負側的側面SS4。區域FA2的頂面，比區域FA1的頂面更低；側面SS3，在Y軸方向上，相對於側面SS1配置在Y軸方向的負側。
简体摘要：本发明之目的在于令半导体设备的性能提高。为了达成上述目的，本发明之鳍部(fin)FA包含：区域FA1，以及相对于区域FA1配置在X轴方向的正侧的区域FA 2。控制闸极电极CG，覆盖区域FA1的顶面、区域FA1的Y轴方向的正侧的侧面SS1，以及区域FA1的Y轴方向的负侧的侧面SS2；内存闸极电极MG，覆盖区域FA2的顶面、区域FA2的Y轴方向的正侧的侧面SS3，以及区域FA2的Y轴方向的负侧的侧面SS4。区域FA2的顶面，比区域FA1的顶面更低；侧面SS3，在Y轴方向上，相对于侧面SS1配置在Y轴方向的负侧。

2. 发明专利

TW201440176A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201440176A
公开(公告)日：2014-10-16
申请号：TW102144976
申请日：2013-12-06
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：塚本惠介 , TSUKAMOTO, KEISUKE , 三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11531 , H01L21/265 , H01L21/28202 , H01L21/28282 , H01L21/283 , H01L21/28518 , H01L21/31053 , H01L21/31111 , H01L21/32053 , H01L21/32133 , H01L21/324 , H01L27/11521 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/42324 , H01L29/45 , H01L29/4916 , H01L29/495 , H01L29/513 , H01L29/517 , H01L29/665 , H01L29/66507 , H01L29/66545 , H01L29/6659 , H01L29/66825 , H01L29/7881 , Y10S438/926
摘要：本發明之課題係提昇半導體裝置之性能或可靠性。於半導體基板SB之記憶胞區域1A形成非揮發性記憶體之記憶胞用之控制閘極電極CG及記憶體閘極電極MG，且於周邊電路區域1B形成虛設之閘極電極DG。其後，於記憶胞區域1A形成記憶胞之源極或汲極用之n+型半導體區域SD1、SD2，於周邊電路區域1B形成MISFET之源極或汲極用之n+型半導體區域SD3。其後，於n+型半導體區域SD1、SD2、SD3上形成金屬矽化物層SL1，但於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上不形成金屬矽化物層SL1。其後，去除閘極電極DG並替換為MISFET用之閘極電極後，於記憶體閘極電極MG及控制閘極電極CG上形成金屬矽化物層。
简体摘要：本发明之课题系提升半导体设备之性能或可靠性。于半导体基板SB之记忆胞区域1A形成非挥发性内存之记忆胞用之控制闸极电极CG及内存闸极电极MG，且于周边电路区域1B形成虚设之闸极电极DG。其后，于记忆胞区域1A形成记忆胞之源极或汲极用之n+型半导体区域SD1、SD2，于周边电路区域1B形成MISFET之源极或汲极用之n+型半导体区域SD3。其后，于n+型半导体区域SD1、SD2、SD3上形成金属硅化物层SL1，但于控制闸极电极CG、内存闸极电极MG及闸极电极DG上不形成金属硅化物层SL1。其后，去除闸极电极DG并替换为MISFET用之闸极电极后，于内存闸极电极MG及控制闸极电极CG上形成金属硅化物层。

3. 发明专利

TW201440171A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201440171A
公开(公告)日：2014-10-16
申请号：TW103104997
申请日：2014-02-14
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：平野有一 , HIRANO, YUICHI , 三原龍善 , MIHARA, TATSUYOSHI , 塚本惠介 , TSUKAMOTO, KEISUKE
IPC分类号： H01L21/8238 , H01L21/28
CPC分类号： H01L21/823418 , H01L21/31053 , H01L21/823456 , H01L21/823468 , H01L27/11568 , H01L29/42344 , H01L29/66545 , H01L29/66659 , H01L29/7835 , H01L29/792
摘要：本發明之目的在於提高半導體裝置之性能或可靠性。本發明係於半導體基板SB上，形成第1MISFET用之閘極電極GE2與第2MISFET用之虛設閘極電極後，於閘極電極GE2上部分地形成絕緣膜DB。接著，於半導體基板SB上，以覆蓋虛設閘極電極、閘極電極GE2及絕緣膜DB之方式形成絕緣膜IL3。接著，藉由研磨絕緣膜IL3使虛設閘極電極露出。該研磨時，以絕緣膜DB之研磨速度小於絕緣膜IL3之研磨速度之條件研磨絕緣膜IL3。接著，除去虛設閘極電極後，於已除去虛設閘極電極之區域形成上述第2MISFET用之閘極電極。
简体摘要：本发明之目的在于提高半导体设备之性能或可靠性。本发明系于半导体基板SB上，形成第1MISFET用之闸极电极GE2与第2MISFET用之虚设闸极电极后，于闸极电极GE2上部分地形成绝缘膜DB。接着，于半导体基板SB上，以覆盖虚设闸极电极、闸极电极GE2及绝缘膜DB之方式形成绝缘膜IL3。接着，借由研磨绝缘膜IL3使虚设闸极电极露出。该研磨时，以绝缘膜DB之研磨速度小于绝缘膜IL3之研磨速度之条件研磨绝缘膜IL3。接着，除去虚设闸极电极后，于已除去虚设闸极电极之区域形成上述第2MISFET用之闸极电极。

4. 发明专利

TW201413966A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201413966A
公开(公告)日：2014-04-01
申请号：TW102129182
申请日：2013-08-14
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L27/0629 , G11C11/5671 , G11C16/0466 , G11C16/0475 , H01L21/823468 , H01L27/1104 , H01L27/11565 , H01L27/11568 , H01L29/4234 , H01L29/66545 , H01L29/66833 , H01L29/792
摘要：本發明實現具有分離閘極型之MONOS記憶體之半導體裝置之可靠性之提高。於以嵌入多晶矽膜P1與虛設閘極電極之間之方式依序形成ONO膜及多晶矽膜P2後，除去虛設閘極電極。其後，藉由研磨多晶矽膜P1、P2之上表面，而於包含多晶矽膜P1之控制閘極電極之側壁，介隔ONO膜而形成包含多晶矽膜P2之記憶體閘極電極。藉此，形成側壁之垂直性較高且膜厚相同之記憶體閘極電極。
简体摘要：本发明实现具有分离闸极型之MONOS内存之半导体设备之可靠性之提高。于以嵌入多晶硅膜P1与虚设闸极电极之间之方式依序形成ONO膜及多晶硅膜P2后，除去虚设闸极电极。其后，借由研磨多晶硅膜P1、P2之上表面，而于包含多晶硅膜P1之控制闸极电极之侧壁，介隔ONO膜而形成包含多晶硅膜P2之内存闸极电极。借此，形成侧壁之垂直性较高且膜厚相同之内存闸极电极。

5. 发明专利

TW201813061A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201813061A
公开(公告)日：2018-04-01
申请号：TW106117514
申请日：2017-05-26
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L27/11573 , H01L29/786 , H01L21/82
CPC分类号： H01L27/11568 , H01L21/28282 , H01L27/11573 , H01L27/11575 , H01L29/42344 , H01L29/42368 , H01L29/7851 , H01L29/7855 , H01L29/792
摘要：本發明之目的在於令半導體裝置的可靠度提高。為了達成上述目的，本發明將形成於記憶體單元區域的控制用電晶體以及記憶體用電晶體設置成雙閘極構造，並將形成於周邊電路區域的電晶體設置成三閘極構造。例如記憶體用電晶體，在記憶體閘極電極MG與鰭部FA的側壁之間形成由ONO膜ON所構成的閘極絶緣膜GB，並在記憶體閘極電極MG與鰭部FA的頂面之間，形成比ONO膜ON更厚的絶緣膜（絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜）。藉此，便可緩和鰭部FA的前端部分的電場集中現象，並防止ONO膜ON的可靠度劣化。
简体摘要：本发明之目的在于令半导体设备的可靠度提高。为了达成上述目的，本发明将形成于内存单元区域的控制用晶体管以及内存用晶体管设置成双闸极构造，并将形成于周边电路区域的晶体管设置成三闸极构造。例如内存用晶体管，在内存闸极电极MG与鳍部FA的侧壁之间形成由ONO膜ON所构成的闸极绝缘膜GB，并在内存闸极电极MG与鳍部FA的顶面之间，形成比ONO膜ON更厚的绝缘膜（绝缘膜SN1／氧化膜PAD的堆栈膜与ONO膜ON的重叠膜）。借此，便可缓和鳍部FA的前端部分的电场集中现象，并防止ONO膜ON的可靠度劣化。

6. 发明专利

TW201735372A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201735372A
公开(公告)日：2017-10-01
申请号：TW106122912
申请日：2013-08-14
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA,TATSUYOSHI
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L27/0629 , G11C11/5671 , G11C16/0466 , G11C16/0475 , H01L21/823468 , H01L27/1104 , H01L27/11565 , H01L27/11568 , H01L29/4234 , H01L29/66545 , H01L29/66833 , H01L29/792
摘要：本發明實現具有分離閘極型之MONOS記憶體之半導體裝置之可靠性之提高。於以嵌入多晶矽膜P1與虛設閘極電極之間之方式依序形成ONO膜及多晶矽膜P2後，除去虛設閘極電極。其後，藉由研磨多晶矽膜P1、P2之上表面，而於包含多晶矽膜P1之控制閘極電極之側壁，介隔ONO膜而形成包含多晶矽膜P2之記憶體閘極電極。藉此，形成側壁之垂直性較高且膜厚相同之記憶體閘極電極。
简体摘要：本发明实现具有分离闸极型之MONOS内存之半导体设备之可靠性之提高。于以嵌入多晶硅膜P1与虚设闸极电极之间之方式依序形成ONO膜及多晶硅膜P2后，除去虚设闸极电极。其后，借由研磨多晶硅膜P1、P2之上表面，而于包含多晶硅膜P1之控制闸极电极之侧壁，介隔ONO膜而形成包含多晶硅膜P2之内存闸极电极。借此，形成侧壁之垂直性较高且膜厚相同之内存闸极电极。

7. 发明专利

TW201701414A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201701414A
公开(公告)日：2017-01-01
申请号：TW105108359
申请日：2016-03-18
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L21/8246 , H01L27/112
CPC分类号： H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L29/42344
摘要：本發明使半導體裝置的性能或可靠度提高。本發明之半導體裝置，具有：在記憶體單元區域1A中，形成於半導體基板SB的主面上的控制閘極電極CG以及記憶體閘極電極MG；還有在分路區域SH中，形成於半導體基板SB的主面上的第1電極D1以及第2電極D2。第1電極D1，與控制閘極電極CG形成一體，第2電極D2，與記憶體閘極電極MG形成一體。第2電極D2，具有：沿著第1電極D1的側壁形成的第1部分；以及沿著半導體基板SB的主面延伸的第2部分。然後，相對於半導體基板SB的主面，第1電極D1的頂面的高度，與第2電極D2的第1部分的頂面的高度大致相等。
简体摘要：本发明使半导体设备的性能或可靠度提高。本发明之半导体设备，具有：在内存单元区域1A中，形成于半导体基板SB的主面上的控制闸极电极CG以及内存闸极电极MG；还有在分路区域SH中，形成于半导体基板SB的主面上的第1电极D1以及第2电极D2。第1电极D1，与控制闸极电极CG形成一体，第2电极D2，与内存闸极电极MG形成一体。第2电极D2，具有：沿着第1电极D1的侧壁形成的第1部分；以及沿着半导体基板SB的主面延伸的第2部分。然后，相对于半导体基板SB的主面，第1电极D1的顶面的高度，与第2电极D2的第1部分的顶面的高度大致相等。

8. 发明专利

TWI691087B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI691087B
公开(公告)日：2020-04-11
申请号：TW108102164
申请日：2013-08-14
申请人：日商瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA, TATSUYOSHI
IPC分类号： H01L29/78 , H01L21/28 , H01L29/792

9. 发明专利

TWI652827B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI652827B
公开(公告)日：2019-03-01
申请号：TW107102678
申请日：2013-08-14
申请人：日商瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA,TATSUYOSHI
IPC分类号： H01L29/78 , H01L21/28 , H01L29/792

10. 发明专利

TW201817015A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201817015A
公开(公告)日：2018-05-01
申请号：TW107102678
申请日：2013-08-14
申请人：日商瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原龍善 , MIHARA,TATSUYOSHI
IPC分类号： H01L29/78 , H01L21/28 , H01L29/792
摘要：本發明實現具有分離閘極型之MONOS記憶體之半導體裝置之可靠性之提高。於以嵌入多晶矽膜P1與虛設閘極電極之間之方式依序形成ONO膜及多晶矽膜P2後，除去虛設閘極電極。其後，藉由研磨多晶矽膜P1、P2之上表面，而於包含多晶矽膜P1之控制閘極電極之側壁，介隔ONO膜而形成包含多晶矽膜P2之記憶體閘極電極。藉此，形成側壁之垂直性較高且膜厚相同之記憶體閘極電極。
简体摘要：本发明实现具有分离闸极型之MONOS内存之半导体设备之可靠性之提高。于以嵌入多晶硅膜P1与虚设闸极电极之间之方式依序形成ONO膜及多晶硅膜P2后，除去虚设闸极电极。其后，借由研磨多晶硅膜P1、P2之上表面，而于包含多晶硅膜P1之控制闸极电极之侧壁，介隔ONO膜而形成包含多晶硅膜P2之内存闸极电极。借此，形成侧壁之垂直性较高且膜厚相同之内存闸极电极。

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