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    • 3. 发明专利
    • 記憶裝置
    • 记忆设备
    • TW201834152A
    • 2018-09-16
    • TW106128709
    • 2017-08-24
    • 日商東芝記憶體股份有限公司TOSHIBA MEMORY CORPORATION
    • 田上政由TAGAMI, MASAYOSHI勝又竜太KATSUMATA, RYOTA飯島純IIJIMA, JUN清水徹哉SHIMIZU, TETSUYA臼井孝公USUI, TAKAMASA藤田弦暉FUJITA, GENKI
    • H01L21/8239
    • 實施形態之記憶裝置具備:第1記憶胞陣列;第2記憶胞陣列,其相對於上述第1記憶胞陣列配置於第1方向;第1接觸插塞,其於上述第1記憶胞陣列中沿上述第1方向延伸;以及第2接觸插塞,其於上述第2記憶胞陣列中沿上述第1方向延伸,且電性連接於上述第1接觸插塞。上述第1記憶胞陣列包含於上述第1方向上積層之複數個第1電極層、及貫通上述複數個第1電極層之第1半導體柱,上述第2記憶胞陣列包含於上述第1方向上積層之複數個第2電極層、及貫通上述複數個第2電極層之第2半導體柱。上述第1接觸插塞電性連接於上述第1半導體柱,上述第2接觸插塞電性連接於上述第2半導體柱。
    • 实施形态之记忆设备具备:第1记忆胞数组;第2记忆胞数组,其相对于上述第1记忆胞数组配置于第1方向;第1接触插塞,其于上述第1记忆胞数组中沿上述第1方向延伸;以及第2接触插塞,其于上述第2记忆胞数组中沿上述第1方向延伸,且电性连接于上述第1接触插塞。上述第1记忆胞数组包含于上述第1方向上积层之复数个第1电极层、及贯通上述复数个第1电极层之第1半导体柱,上述第2记忆胞数组包含于上述第1方向上积层之复数个第2电极层、及贯通上述复数个第2电极层之第2半导体柱。上述第1接触插塞电性连接于上述第1半导体柱,上述第2接触插塞电性连接于上述第2半导体柱。