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1. 发明专利

TWI414118B 電源供應器之具保護電路的控制電路有权
简体标题：电源供应器之具保护电路的控制电路
公开(公告)号：TWI414118B
公开(公告)日：2013-11-01
申请号：TW097143517
申请日：2008-11-11
申请人：崇貿科技股份有限公司 , SYSTEM GENERAL CORP.
发明人：蔡孟仁 , TSAI, MENG JEN , 林昭志 , LIN, CHAO CHIH , 呂瑞鴻 , LU, RUI HONG , 蔣秋志 , CHIANG, CHIU CHIH
IPC分类号： H02H3/20 , H03K5/1532

2. 发明专利

TWI440161B 靜電放電防護半導體裝置有权
简体标题：静电放电防护半导体设备
公开(公告)号：TWI440161B
公开(公告)日：2014-06-01
申请号：TW097151294
申请日：2008-12-29
申请人：崇貿科技股份有限公司 , SYSTEM GENERAL CORP.
发明人：蔣秋志 , CHIANG, CHIU CHIH , 邰翰忠 , TAI, HAN CHUNG
IPC分类号： H01L27/04 , H01L29/74 , H05F3/00
CPC分类号： H01L27/0262 , H01L29/7436

3. 发明专利

TWI384617B 具高崩潰電壓與高電阻值之半導體結構及其製造方法有权
简体标题：具高崩溃电压与高电阻值之半导体结构及其制造方法
公开(公告)号：TWI384617B
公开(公告)日：2013-02-01
申请号：TW097102255
申请日：2008-01-21
申请人：崇貿科技股份有限公司 , SYSTEM GENERAL CORP.
发明人：蔣秋志 , CHIANG, CHIU CHIH , 黃志豐 , HUANG, CHIH FENG
IPC分类号： H01L29/66 , H01L29/45
CPC分类号： H01L28/20

4. 发明专利

TWI332267B 半導體電阻及製造該半導體電阻之半導體製程 SEMICONDUCTOR RESISTOR AND SEMICONDUCTOR PROCESS OF MAKING THE SAME 有权
简体标题：半导体电阻及制造该半导体电阻之半导体制程 SEMICONDUCTOR RESISTOR AND SEMICONDUCTOR PROCESS OF MAKING THE SAME
公开(公告)号：TWI332267B
公开(公告)日：2010-10-21
申请号：TW096114663
申请日：2007-04-25
申请人：崇貿科技股份有限公司
发明人：蔣秋志 , 黃志豐
IPC分类号： H01L
CPC分类号： H01L29/8605
摘要：本發明揭露一種半導體電阻及製造該半導體電阻之半導體製程。該半導體電阻包含一基板、一深井、至少二接觸區以及一摻雜區。該基板係用第一型離子摻雜。該深井係用第二型離子摻雜，且形成在基板中。接觸區係用第二型離子重摻雜，且形成在該深井中。摻雜區係用第一型離子摻雜，且與該深井分離一距離。其中，第一型離子及第二型離子係為互補，且該深井及該摻雜區間之距離可用以調整崩潰電壓。此外，該半導體製程包含以下步驟：形成一含有第一型離子之深井；形成一含有第二型離子之摻雜區；形成一氧化層；以及在該深井中形成含有第一型離子的至少二接觸區。
简体摘要：本发明揭露一种半导体电阻及制造该半导体电阻之半导体制程。该半导体电阻包含一基板、一深井、至少二接触区以及一掺杂区。该基板系用第一型离子掺杂。该深井系用第二型离子掺杂，且形成在基板中。接触区系用第二型离子重掺杂，且形成在该深井中。掺杂区系用第一型离子掺杂，且与该深井分离一距离。其中，第一型离子及第二型离子系为互补，且该深井及该掺杂区间之距离可用以调整崩溃电压。此外，该半导体制程包含以下步骤：形成一含有第一型离子之深井；形成一含有第二型离子之掺杂区；形成一氧化层；以及在该深井中形成含有第一型离子的至少二接触区。

5. 发明专利

TWI323515B 高壓側驅動器的半導體結構及其製造方法 SEMICONDUCTOR STRUCTURE OF A HIGH SIDE DRIVER AND METHOD FOR MANUFATURING THE SAME 有权
简体标题：高压侧驱动器的半导体结构及其制造方法 SEMICONDUCTOR STRUCTURE OF A HIGH SIDE DRIVER AND METHOD FOR MANUFATURING THE SAME
公开(公告)号：TWI323515B
公开(公告)日：2010-04-11
申请号：TW095133012
申请日：2006-09-07
申请人：崇貿科技股份有限公司
发明人：蔣秋志 , 黃志豐
IPC分类号： H01L , H03K
摘要：一種包括離子摻雜接面之高壓側驅動器的半導體結構。離子摻雜接面包括一基板及一深井。深井形成於基板內並具有一第一凹結構。離子摻雜接面包括一連結至該深井之第一凹結構的半導體區域，並具有與該基板實質上相同之離子摻雜濃度。高壓側驅動器的半導體結構還包括一氧化層、一導電電容結構與一第一介電層。氧化層形成於離子摻雜接面上。導電電容結構形成於氧化層上，且與離子摻雜接面電性連接。第一介電層形成於導電電容結構及氧化層之間。 A semiconductor structure of a high side driver includes an ion-doped junction. The ion-doped junction includes a substrate and a deep well. The deep well is formed in the substrate and has a first concave structure. The ion-doped junction includes a semiconductor region connected to the first concave structure of the deep well and having substantially the same ion-doping concentration as the substrate. The semiconductor structure of a high side driver further includes am oxide layer, a conductive capacitor structure and a first dielectric layer. The oxide layer is formed on the ion-doped junction. The conductive capacitor structure is formed on the oxide layer and electrically connected with the ion-doped junction。 The first dielectric layer is formed between the conductive capacitor structure and the oxide layer. 【創作特點】有鑑於此，本發明的目的就是在提供一種整合高壓接面與凹型電容結構之高壓側驅動器的半導體結構及其製造方法。藉由在基板內形成具有與基板實質上相同離子摻雜濃度之半導體區域，得以增加鄰近電容結構凹區域之高壓接面的崩潰電壓。因此，得以降低晶片面積及製造高壓側驅動器的成本。
根據本發明的目的，提供一種包括離子摻雜接面之高壓側驅動器的半導體結構。離子摻雜接面包括一基板及一深井。深井形成於基板內並具有一第一凹結構。離子摻雜接面包括一連結至深井之第一凹結構的半導體區域，半導體區域具有與基板實質上相同之離子摻雜濃度。高壓側驅動器的半導體結構還包括一氧化層、一導電電容結構與一第一介電層。氧化層形成於離子摻雜接面上。導電電容結構形成於氧化層上，且與離子摻雜接面電性連接。第一介電層形成於導電電容結構及氧化層之間。導電電容結構包括一第一金屬層、一第二介電層與複數個分離之第二金屬層。第一金屬層，形成於第一介電層上。第一金屬層具有對應於第一凹結構之第二凹結構。第二介電層形成於第一金屬層上。複數個分離之第二金屬層形成於第二介電層上，其中一個第二金屬層連結至高電壓，另一個第二金屬層連結至低電壓，每一個第二金屬層具有對應至第二凹結構之第三凹結構。
根據本發明的目的，提供一種高壓側驅動器的半導體結構之製造方法。該方法包括形成一基板；形成一具有第一凹結構之深井於基板內；形成一半導體區域於基板內，其中半導體區域連結至深井之第一凹結構並具有與基板實質上相同之離子摻雜濃度；形成一氧化層於基板上；形成一第一介電層於氧化層上；以及形成一導電電容結構於第一介電層上。導電電容結構與離子摻雜接面電性連接。形成導電電容結構之步驟包括形成一第一金屬層於第一介電層上，第一金屬層具有對應於第一凹結構之第二凹結構；形成一第二介電層於第一金屬層上；以及形成複數個第二金屬層於第二介電層上，每一個第二金屬層具有對應於第二凹結構之第三凹結構。
為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：
简体摘要：一种包括离子掺杂接面之高压侧驱动器的半导体结构。离子掺杂接面包括一基板及一深井。深井形成于基板内并具有一第一凹结构。离子掺杂接面包括一链接至该深井之第一凹结构的半导体区域，并具有与该基板实质上相同之离子掺杂浓度。高压侧驱动器的半导体结构还包括一氧化层、一导电电容结构与一第一介电层。氧化层形成于离子掺杂接面上。导电电容结构形成于氧化层上，且与离子掺杂接面电性连接。第一介电层形成于导电电容结构及氧化层之间。 A semiconductor structure of a high side driver includes an ion-doped junction. The ion-doped junction includes a substrate and a deep well. The deep well is formed in the substrate and has a first concave structure. The ion-doped junction includes a semiconductor region connected to the first concave structure of the deep well and having substantially the same ion-doping concentration as the substrate. The semiconductor structure of a high side driver further includes am oxide layer, a conductive capacitor structure and a first dielectric layer. The oxide layer is formed on the ion-doped junction. The conductive capacitor structure is formed on the oxide layer and electrically connected with the ion-doped junction。 The first dielectric layer is formed between the conductive capacitor structure and the oxide layer. 【创作特点】有鉴于此，本发明的目的就是在提供一种集成高压接面与凹型电容结构之高压侧驱动器的半导体结构及其制造方法。借由在基板内形成具有与基板实质上相同离子掺杂浓度之半导体区域，得以增加邻近电容结构凹区域之高压接面的崩溃电压。因此，得以降低芯片面积及制造高压侧驱动器的成本。根据本发明的目的，提供一种包括离子掺杂接面之高压侧驱动器的半导体结构。离子掺杂接面包括一基板及一深井。深井形成于基板内并具有一第一凹结构。离子掺杂接面包括一链接至深井之第一凹结构的半导体区域，半导体区域具有与基板实质上相同之离子掺杂浓度。高压侧驱动器的半导体结构还包括一氧化层、一导电电容结构与一第一介电层。氧化层形成于离子掺杂接面上。导电电容结构形成于氧化层上，且与离子掺杂接面电性连接。第一介电层形成于导电电容结构及氧化层之间。导电电容结构包括一第一金属层、一第二介电层与复数个分离之第二金属层。第一金属层，形成于第一介电层上。第一金属层具有对应于第一凹结构之第二凹结构。第二介电层形成于第一金属层上。复数个分离之第二金属层形成于第二介电层上，其中一个第二金属层链接至高电压，另一个第二金属层链接至低电压，每一个第二金属层具有对应至第二凹结构之第三凹结构。根据本发明的目的，提供一种高压侧驱动器的半导体结构之制造方法。该方法包括形成一基板；形成一具有第一凹结构之深井于基板内；形成一半导体区域于基板内，其中半导体区域链接至深井之第一凹结构并具有与基板实质上相同之离子掺杂浓度；形成一氧化层于基板上；形成一第一介电层于氧化层上；以及形成一导电电容结构于第一介电层上。导电电容结构与离子掺杂接面电性连接。形成导电电容结构之步骤包括形成一第一金属层于第一介电层上，第一金属层具有对应于第一凹结构之第二凹结构；形成一第二介电层于第一金属层上；以及形成复数个第二金属层于第二介电层上，每一个第二金属层具有对应于第二凹结构之第三凹结构。为让本发明之上述目的、特征、和优点能更明显易懂，下文特举几个较佳实施例，并配合所附图式，作详细说明如下：

6. 发明专利

TWI323509B 高壓側驅動器之半導體結構及其製造方法 SEMICONDUCTOR STRUCTURE OF A HIGH SIDE DRIVER AND METHOD FOR MANUFACTURING THE SAME 有权
简体标题：高压侧驱动器之半导体结构及其制造方法 SEMICONDUCTOR STRUCTURE OF A HIGH SIDE DRIVER AND METHOD FOR MANUFACTURING THE SAME
公开(公告)号：TWI323509B
公开(公告)日：2010-04-11
申请号：TW095130902
申请日：2006-08-23
申请人：崇貿科技股份有限公司
发明人：蔣秋志 , 黃志豐
IPC分类号： H01L , H03K
摘要：揭露一種高壓側驅動器之半導體結構及其製造方法。高壓側驅動器半導體包括一離子摻雜接面、形成於離子摻雜接面上之一絕緣層、一導電電容結構及一第一介電層。離子摻雜接面具有多個離子摻雜深井，且離子摻雜深井間係部分連接。導電電容結構形成於絕緣層上，且與離子摻雜接面電性連接。第一介電層形成於導電電容結構與絕緣層之間。 A semiconductor structure of a high side driver and method for manufacturing the same is disclosed. The semiconductor of a high side driver includes an ion-doped junction, an isolation layer formed on the ion-doped junction, a conductive capacitor structure and a first dielectric layer. The ion-doped junction has a number of ion-doped deep wells, and the ion-doped deep wells are separated but partially linked with each other. The conductive capacitor structure is formed on the isolation layer and electrically connected with the ion-doped junction。 The first dielectric layer is formed between the conductive capacitor structure and the isolation layer. 【創作特點】有鑑於此，本發明的目的就是在提供一種整合高壓接面與導電電容結構之高壓側驅動器半導體結構導電電容結構及其製造方法。高壓接面的崩潰電壓可以藉由形成多個部分分離之N型深井於高壓接面中來提高。因此，高壓導電電容結構可以與高壓接面整合而不影響高壓接面的崩潰電壓，藉以減少晶片面積及降低電源供應IC的製程成本。
根據本發明的目的，提出一種高壓側驅動器的半導體結構，包括一離子摻雜接面、一絕緣層、一導電電容結構及一第一介電層。離子摻雜接面具有多個離子摻雜深井，且離子摻雜深井係彼此部分連接。絕緣層形成於離子摻雜接面上。導電電容結構形成於絕緣層上，且與離子摻雜接面電性連接。第一介電層形成於導電電容結構與絕緣層之間。導電電容結構包括一第一金屬層、一第二介電層及分離之複數個第二金屬層。第一金屬層形成於第一介電層上。第二介電層形成於第一金屬層上。分離之複數個第二金屬層形成於第二介電層上，其中這些第二金屬層其中之一係連接至高電壓，且另一第二金屬層係連接至低電壓。
根據本發明的目的，提出一種高壓側驅動器半導體結構的製造方法。該方法包括形成一離子摻雜基板；於離子摻雜基板中形成多個離子摻雜深井，其中離子摻雜深井具有於與離子摻雜基板互補之離子摻雜型態，且離子摻雜深井係彼此部分連接；於具有離子摻雜深井的離子摻雜基板上形成一絕緣層；於絕緣層上形成第一介電層；以及於第一介電層上形成一導電電容結構，導電電容結構與離子摻雜接面電性連接。形成導電電容結構之步驟包括於第一介電層上形成一第一金屬層；於第一金屬層上形成一第二介電層；以及於第二介電層上形成複數個第二金屬層。
為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
简体摘要：揭露一种高压侧驱动器之半导体结构及其制造方法。高压侧驱动器半导体包括一离子掺杂接面、形成于离子掺杂接面上之一绝缘层、一导电电容结构及一第一介电层。离子掺杂接面具有多个离子掺杂深井，且离子掺杂深井间系部分连接。导电电容结构形成于绝缘层上，且与离子掺杂接面电性连接。第一介电层形成于导电电容结构与绝缘层之间。 A semiconductor structure of a high side driver and method for manufacturing the same is disclosed. The semiconductor of a high side driver includes an ion-doped junction, an isolation layer formed on the ion-doped junction, a conductive capacitor structure and a first dielectric layer. The ion-doped junction has a number of ion-doped deep wells, and the ion-doped deep wells are separated but partially linked with each other. The conductive capacitor structure is formed on the isolation layer and electrically connected with the ion-doped junction。 The first dielectric layer is formed between the conductive capacitor structure and the isolation layer. 【创作特点】有鉴于此，本发明的目的就是在提供一种集成高压接面与导电电容结构之高压侧驱动器半导体结构导电电容结构及其制造方法。高压接面的崩溃电压可以借由形成多个部分分离之N型深井于高压接面中来提高。因此，高压导电电容结构可以与高压接面集成而不影响高压接面的崩溃电压，借以减少芯片面积及降低电源供应IC的制程成本。根据本发明的目的，提出一种高压侧驱动器的半导体结构，包括一离子掺杂接面、一绝缘层、一导电电容结构及一第一介电层。离子掺杂接面具有多个离子掺杂深井，且离子掺杂深井系彼此部分连接。绝缘层形成于离子掺杂接面上。导电电容结构形成于绝缘层上，且与离子掺杂接面电性连接。第一介电层形成于导电电容结构与绝缘层之间。导电电容结构包括一第一金属层、一第二介电层及分离之复数个第二金属层。第一金属层形成于第一介电层上。第二介电层形成于第一金属层上。分离之复数个第二金属层形成于第二介电层上，其中这些第二金属层其中之一系连接至高电压，且另一第二金属层系连接至低电压。根据本发明的目的，提出一种高压侧驱动器半导体结构的制造方法。该方法包括形成一离子掺杂基板；于离子掺杂基板中形成多个离子掺杂深井，其中离子掺杂深井具有于与离子掺杂基板互补之离子掺杂型态，且离子掺杂深井系彼此部分连接；于具有离子掺杂深井的离子掺杂基板上形成一绝缘层；于绝缘层上形成第一介电层；以及于第一介电层上形成一导电电容结构，导电电容结构与离子掺杂接面电性连接。形成导电电容结构之步骤包括于第一介电层上形成一第一金属层；于第一金属层上形成一第二介电层；以及于第二介电层上形成复数个第二金属层。为让本发明之上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

7. 发明专利

TW201007926A 靜電放電防護半導體裝置 SEMICONDUCTOR DEVICE FOR ELECTROSTATIC DISCHARGE PROTECTION 审中-公开
简体标题：静电放电防护半导体设备 SEMICONDUCTOR DEVICE FOR ELECTROSTATIC DISCHARGE PROTECTION
公开(公告)号：TW201007926A
公开(公告)日：2010-02-16
申请号：TW097151294
申请日：2008-12-29
申请人：崇貿科技股份有限公司
发明人：蔣秋志 , 邰翰忠
IPC分类号： H01L , H05F
CPC分类号： H01L27/0262 , H01L29/7436
摘要：一種靜電放電防護半導體裝置，至少包括一高電壓寄生矽控整流器及一二極體。高電壓矽控整流器包括陽極與陰極，且高電壓矽控整流器之陰極係為接地。二極體係以串聯方式耦接至高電壓矽控整流器且亦包括陽極與陰極。二極體之陽極係耦接至高電壓矽控整流器之陽極，且二極體之陰極係耦接至施加有正電壓之一端子。二極體具有一第二導電態區域，且該區域係具有數個彼此相隔之長條或小區塊導電態區域。此些小區塊可為任何形狀並規則或隨機地排列。
简体摘要：一种静电放电防护半导体设备，至少包括一高电压寄生硅控整流器及一二极管。高电压硅控整流器包括阳极与阴极，且高电压硅控整流器之阴极系为接地。二极管系以串联方式耦接至高电压硅控整流器且亦包括阳极与阴极。二极管之阳极系耦接至高电压硅控整流器之阳极，且二极管之阴极系耦接至施加有正电压之一端子。二极管具有一第二导电态区域，且该区域系具有数个彼此相隔之长条或小区块导电态区域。此些小区块可为任何形状并守则或随机地排列。

8. 发明专利

TWI318796B 自體驅動LDMOS電晶體 SELF-DRIVEN LDMOS TRANSISTOR 有权
简体标题：自体驱动LDMOS晶体管 SELF-DRIVEN LDMOS TRANSISTOR
公开(公告)号：TWI318796B
公开(公告)日：2009-12-21
申请号：TW095122154
申请日：2006-06-20
申请人：崇貿科技股份有限公司
发明人：蔣秋志 , 黃志豐
IPC分类号： H01L
摘要：本發明提供一種自體驅動LDMOS電晶體，其利用位於汲極端子與輔助區域之間的寄生電阻器。寄生電阻器形成於準連接深N型井中的兩個空乏邊界之間。當兩個空乏邊界夾止時，閘極端子處的閘極電壓準位將被維持在汲極端子處的汲極電壓準位。由於將閘極電壓準位設計為等於或高於啟動臨界電壓，因此LDMOS電晶體將相應地導通。此外，製造寄生電阻器不需要額外的晶片空間和光罩製程。而且，本發明的寄生電阻器不會降低LDMOS的崩潰電壓和操作速度。另外，當兩個空乏邊界夾止時，閘極電壓準位便不會隨著汲極電壓準位的增加而變動。 The present invention provides a self-driven LDMOS, which utilizes a parasitic resistor between a drain terminal and an auxiliary region. The parasitic resistor is formed between two depletion boundaries in a quasi-linked deep N-type well. When the two depletion boundaries pinch off, a gate-voltage potential at a gate terminal will be clipped at a drain-voltage potential at said drain terminal. Since the gate-voltage potential is designed to be equal to or higher than a start-threshold voltage, the LDMOS will be turned on accordingly. Besides, no additional die space and masking process are needed to manufacture the parasitic resistor. Furthermore, the parasitic resistor of the present invention doesn’t lower the breakdown voltage and the operating speed of the LDMOS. In addition, when the two depletion boundaries pinch off, the gate-voltage potential doesn’t vary in response to an increment of the drain-voltage potential. 【創作特點】本發明提出一種自體驅動LDMOS電晶體，其利用在一汲極端子與一輔助區域之間的一寄生電阻器來達成自體驅動。寄生電阻器形成於兩個空乏邊界之間。當兩個空乏邊界夾止時，LDMOS電晶體的一閘極電壓準位將被維持在汲極端子處的一汲極電壓準位。以LDNMOS為例，由於將閘極電壓準位設計成等於或高於LDNMOS電晶體的啟動臨界電壓，因此電晶體將會相應地導通。
根據本發明的寄生電阻器不需要額外的晶片空間與光罩制程。此外，本發明的寄生電阻器不會導致LDMOS電晶體的崩潰電壓和操作速度的降低。當兩個空乏邊界夾止時，閘極電壓準位將不再隨著汲極電壓準位的增加而變化。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
简体摘要：本发明提供一种自体驱动LDMOS晶体管，其利用位于汲极端子与辅助区域之间的寄生电阻器。寄生电阻器形成于准连接深N型井中的两个空乏边界之间。当两个空乏边界夹止时，闸极端子处的闸极电压准位将被维持在汲极端子处的汲极电压准位。由于将闸极电压准位设计为等于或高于启动临界电压，因此LDMOS晶体管将相应地导通。此外，制造寄生电阻器不需要额外的芯片空间和光罩制程。而且，本发明的寄生电阻器不会降低LDMOS的崩溃电压和操作速度。另外，当两个空乏边界夹止时，闸极电压准位便不会随着汲极电压准位的增加而变动。 The present invention provides a self-driven LDMOS, which utilizes a parasitic resistor between a drain terminal and an auxiliary region. The parasitic resistor is formed between two depletion boundaries in a quasi-linked deep N-type well. When the two depletion boundaries pinch off, a gate-voltage potential at a gate terminal will be clipped at a drain-voltage potential at said drain terminal. Since the gate-voltage potential is designed to be equal to or higher than a start-threshold voltage, the LDMOS will be turned on accordingly. Besides, no additional die space and masking process are needed to manufacture the parasitic resistor. Furthermore, the parasitic resistor of the present invention doesn’t lower the breakdown voltage and the operating speed of the LDMOS. In addition, when the two depletion boundaries pinch off, the gate-voltage potential doesn’t vary in response to an increment of the drain-voltage potential. 【创作特点】本发明提出一种自体驱动LDMOS晶体管，其利用在一汲极端子与一辅助区域之间的一寄生电阻器来达成自体驱动。寄生电阻器形成于两个空乏边界之间。当两个空乏边界夹止时，LDMOS晶体管的一闸极电压准位将被维持在汲极端子处的一汲极电压准位。以LDNMOS为例，由于将闸极电压准位设计成等于或高于LDNMOS晶体管的启动临界电压，因此晶体管将会相应地导通。根据本发明的寄生电阻器不需要额外的芯片空间与光罩制程。此外，本发明的寄生电阻器不会导致LDMOS晶体管的崩溃电压和操作速度的降低。当两个空乏边界夹止时，闸极电压准位将不再随着汲极电压准位的增加而变化。为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

10. 发明专利

TW201019559A 電源供應器之具保護電路的控制電路审中-公开
简体标题：电源供应器之具保护电路的控制电路
公开(公告)号：TW201019559A
公开(公告)日：2010-05-16
申请号：TW097143517
申请日：2008-11-11
申请人：崇貿科技股份有限公司
发明人：蔡孟仁 , 林昭志 , 呂瑞鴻 , 蔣秋志
IPC分类号： H02H , H03K
摘要：本發明係有關於一種電源供應器之具保護電路的控制電路，其包含有一波峰偵測電路與一保護電路，波峰偵測電路偵測一輸入電源，而產生一波峰偵測訊號，保護電路依據該波峰偵測訊號產生一重置訊號，以截止該電源供應器之輸出。本發明藉由波峰偵測電路可有效依據輸入電源，而保護電源供應器。
简体摘要：本发明系有关于一种电源供应器之具保护电路的控制电路，其包含有一波峰侦测电路与一保护电路，波峰侦测电路侦测一输入电源，而产生一波峰侦测信号，保护电路依据该波峰侦测信号产生一重置信号，以截止该电源供应器之输出。本发明借由波峰侦测电路可有效依据输入电源，而保护电源供应器。

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