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3. 发明专利

TWI328864B 製造具折疊位元線排列之記憶胞元裝置方法及具折疊位元線排列之對應記憶胞元裝置 METHOD FOR FABRICATING A MEMORY CELL ARRANGEMENT WITH A FOLDED BIT LINE ARRANGEMENT, AND CORRESPONDING MEMORY CELL ARRANGEMENT WITH A FOLDED BIT LINE ARRANGEMENT 失效
简体标题：制造具折叠比特线排列之记忆胞元设备方法及具折叠比特线排列之对应记忆胞元设备 METHOD FOR FABRICATING A MEMORY CELL ARRANGEMENT WITH A FOLDED BIT LINE ARRANGEMENT, AND CORRESPONDING MEMORY CELL ARRANGEMENT WITH A FOLDED BIT LINE ARRANGEMENT
公开(公告)号：TWI328864B
公开(公告)日：2010-08-11
申请号：TW095126610
申请日：2006-07-20
申请人：奇夢達股份有限公司
发明人：提爾施勒塞爾
IPC分类号： H01L
CPC分类号： H01L27/10891 , H01L27/10852 , H01L27/10897
摘要：本發明係提供一種用於製造具有一折疊位元線排列的一記憶胞元裝置的方法，以及一種具有折疊位元線排列的對應記憶胞元裝置，該方法包括下列步驟：在一半導體基板(1)中沿著一第一方向(I)形成複數個主動區域(AA1-AA3)，其所有側邊都受到隔離溝渠(10a-d)的包圍；在該半導體基板(1)中沿著一第二方向(x)形成複數個平行埋藏字元線(WL1-WL4)，其穿過該等主動區域(AA1-AA3)，其中，兩個彼此分開且與該等隔離溝渠(10a-d)分開的埋藏字元線(WL3，WL4)穿過一分別之主動區域(AA1-AA3)，以及該等埋藏字元線(WL1-WL4)是藉由一閘極介電層(30)而在該半導體基板(1)中與一通道區域(K)隔離；在該兩個位元線(WL3，WL4)之間形成一分別的源極區域(S)，以及在該兩個字元線(WL3，WL4)的其中之一以及在每一主動區域(AA1-AA3)中的一相鄰隔離溝渠之間形成一第一與第二汲極區域(D1，D2)；在該半導體基板(1)的表面上沿著一第三方向(y)形成具有一折疊位元線排列的複數個平行位元線(BL1-BL4)，其垂直於第二方向(x)，其中，一位元線(BL1)穿過一相關聯的主動區域(AA1)，並且與該相關主動區域(AA1)的相關源極區域(S)相接觸；以及形成複數個儲存電容(C1a-C3b)，且一第一以及一第二儲存電容(C1a，C1b)與在一分別之主動區域(AA1)中的一相關聯汲極區域(D1，D2)連接，該第一方向(I)位於該第二以及該第三方向(x,y)之間，以及該記憶胞元裝置的每一個記憶胞元具有一尺寸8F2，其中，F為一單元長度；以及一用於形成複數個穿過該半導體基板(1)之位元線溝渠(14a-c)以及根據待形成之該等字元線(WL1-WL4)的該等隔離溝渠(10a-d)的蝕刻步驟係與一用於在該半導體基板(1)中形成該等隔離溝渠(10a-d)的步驟分開地實現。
简体摘要：本发明系提供一种用于制造具有一折叠比特线排列的一记忆胞元设备的方法，以及一种具有折叠比特线排列的对应记忆胞元设备，该方法包括下列步骤：在一半导体基板(1)中沿着一第一方向(I)形成复数个主动区域(AA1-AA3)，其所有侧边都受到隔离沟渠(10a-d)的包围；在该半导体基板(1)中沿着一第二方向(x)形成复数个平行埋藏字符线(WL1-WL4)，其穿过该等主动区域(AA1-AA3)，其中，两个彼此分开且与该等隔离沟渠(10a-d)分开的埋藏字符线(WL3，WL4)穿过一分别之主动区域(AA1-AA3)，以及该等埋藏字符线(WL1-WL4)是借由一闸极介电层(30)而在该半导体基板(1)中与一信道区域(K)隔离；在该两个比特线(WL3，WL4)之间形成一分别的源极区域(S)，以及在该两个字符线(WL3，WL4)的其中之一以及在每一主动区域(AA1-AA3)中的一相邻隔离沟渠之间形成一第一与第二汲极区域(D1，D2)；在该半导体基板(1)的表面上沿着一第三方向(y)形成具有一折叠比特线排列的复数个平行比特线(BL1-BL4)，其垂直于第二方向(x)，其中，一比特线(BL1)穿过一相关联的主动区域(AA1)，并且与该相关主动区域(AA1)的相关源极区域(S)相接触；以及形成复数个存储电容(C1a-C3b)，且一第一以及一第二存储电容(C1a，C1b)与在一分别之主动区域(AA1)中的一相关联汲极区域(D1，D2)连接，该第一方向(I)位于该第二以及该第三方向(x,y)之间，以及该记忆胞元设备的每一个记忆胞元具有一尺寸8F2，其中，F为一单元长度；以及一用于形成复数个穿过该半导体基板(1)之比特线沟渠(14a-c)以及根据待形成之该等字符线(WL1-WL4)的该等隔离沟渠(10a-d)的蚀刻步骤系与一用于在该半导体基板(1)中形成该等隔离沟渠(10a-d)的步骤分开地实现。

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