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1. 发明专利

TWI700739B 半導體裝置及產生佈局圖的方法有权
简体标题：半导体设备及产生布局图的方法
公开(公告)号：TWI700739B
公开(公告)日：2020-08-01
申请号：TW108120272
申请日：2019-06-12
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：楊榮展 , YANG, JUNG-CHAN , 江庭瑋 , CHIANG, TING-WEI , 莊惠中 , ZHUANG, HUI-ZHONG , 魯立忠 , LU, LEE-CHUNG , 田麗鈞 , TIEN, LI-CHUN
IPC分类号： H01L21/30 , H01L23/50 , G06F30/00

2. 发明专利

TW201838143A 包含正反器電路之積體電路及正反器電路之半導體標準單元审中-公开
简体标题：包含正反器电路之集成电路及正反器电路之半导体标准单元
公开(公告)号：TW201838143A
公开(公告)日：2018-10-16
申请号：TW106144906
申请日：2017-12-20
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：郭大鵬 , GUO, TA PEN , 劉祈麟 , LIU, CHI LIN , 謝尚志 , HSIEH, SHANG CHIH , 高章瑞 , KAO, JERRY CHANG-JUI , 田麗鈞 , TIEN, LI CHUN , 魯立忠 , LU, LEE CHUNG
IPC分类号： H01L27/02
摘要：正反器電路之半導體標準單元包含大體上沿第一方向相互平行延伸的半導體鰭、設置於第一階層上大體上沿第一方向互相平行延伸的導電導線，以及大體上沿第二方向平行延伸且大體上垂直於第一方向與形成於不同於第一階層之第二階層上的閘極電極層。正反器電路包含由半導體鰭與閘極電極層組成的電晶體，正反器電路接收資料輸入訊號、儲存資料輸入訊號與輸出指示儲存的資料以響應時脈訊號的資料輸出訊號，時脈訊號為半導體標準單元接收的唯一時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號被傳輸於電晶體中至少通過導電電線。
简体摘要：正反器电路之半导体标准单元包含大体上沿第一方向相互平行延伸的半导体鳍、设置于第一阶层上大体上沿第一方向互相平行延伸的导电导线，以及大体上沿第二方向平行延伸且大体上垂直于第一方向与形成于不同于第一阶层之第二阶层上的闸极电极层。正反器电路包含由半导体鳍与闸极电极层组成的晶体管，正反器电路接收数据输入信号、存储数据输入信号与输出指示存储的数据以响应时脉信号的数据输出信号，时脉信号为半导体标准单元接收的唯一时脉信号，以及数据输入信号、时脉信号与数据输出信号被传输于晶体管中至少通过导电电线。

3. 发明专利

TW559994B 介層窗陣列佈局方法及其結構失效
简体标题：介层窗数组布局方法及其结构
公开(公告)号：TW559994B
公开(公告)日：2003-11-01
申请号：TW091108015
申请日：2002-04-18
申请人：台灣積體電路製造股份有限公司
发明人：侯永清 , 魯立忠 , 鄭嘉麟
IPC分类号： H01L
摘要：本發明揭露一種介層窗陣列佈局(Via Array Layout)方法及其結構。本發明之介層窗陣列佈局方法係先計算半導體之智財元件(Intellectual Property；IP)之平均/尖峰(Peak)電流，再利用此平均/尖峰電流計算智財元件所需之介層窗數量，然後在單一金屬層上規劃出介層窗佈局。當介層窗佈局完成後，即可在金屬層之介層窗佈局外的區域設置通道(Channel)佈局，因而將金屬層切割成眾多金屬片。而本發明之介層窗陣列佈局結構即係將上層金屬層以及下層金屬層之間的各金屬層切割成金屬片，介層窗則位於這些金屬片上方。因此，無論智財元件在電路佈局中的擺設方向如何變動，其金屬層中交錯之通道佈局可供訊號通過，而大幅提高元件之擺設(Placement)與繞線(Routing)彈性。
简体摘要：本发明揭露一种介层窗数组布局(Via Array Layout)方法及其结构。本发明之介层窗数组布局方法系先计算半导体之智财组件(Intellectual Property；IP)之平均/尖峰(Peak)电流，再利用此平均/尖峰电流计算智财组件所需之介层窗数量，然后在单一金属层上规划出介层窗布局。当介层窗布局完成后，即可在金属层之介层窗布局外的区域设置信道(Channel)布局，因而将金属层切割成众多金属片。而本发明之介层窗数组布局结构即系将上层金属层以及下层金属层之间的各金属层切割成金属片，介层窗则位于这些金属片上方。因此，无论智财组件在电路布局中的摆设方向如何变动，其金属层中交错之信道布局可供信号通过，而大幅提高组件之摆设(Placement)与绕线(Routing)弹性。

4. 发明专利

TW552675B 避免積體電路區塊間天線效應之佈局結構與其形成方法失效
简体标题：避免集成电路区块间天线效应之布局结构与其形成方法
公开(公告)号：TW552675B
公开(公告)日：2003-09-11
申请号：TW091115785
申请日：2002-07-16
申请人：台灣積體電路製造股份有限公司
发明人：王中興 , 王翠屏 , 鄭嘉麟 , 魯立忠
IPC分类号： H01L
摘要：根據本發明之一種避免積體電路區塊間天線效應之佈局方法，包含下列步驟：讀取一元件設計資料庫以進行一積體電路區塊佈局；建立該積體電路區塊之各元件結點位置；在積體電路區塊之各元件之上建立多重導電層內連線與接觸窗之位置；計算各佈局引腳連結之導電層的導通面積，以及其導電層下所有連結之結點數目與其面積；計算頂層導電層之導通面積，以及其下所有連結之結點數目與其面積；將積體電路區塊中之引腳與頂層導電層之計算結果匯入一佈局繞線軟體；以及，佈局繞線軟體擷取該等結果評估積體電路區塊間進行晶片組配時之天線效應。藉由本方法可提供積體電路區塊間繞線時更精確的天線比資訊，以避免天線效應。
简体摘要：根据本发明之一种避免集成电路区块间天线效应之布局方法，包含下列步骤：读取一组件设计数据库以进行一集成电路区块布局；创建该集成电路区块之各组件结点位置；在集成电路区块之各组件之上创建多重导电层内连接与接触窗之位置；计算各布局引脚链接之导电层的导通面积，以及其导电层下所有链接之结点数目与其面积；计算顶层导电层之导通面积，以及其下所有链接之结点数目与其面积；将集成电路区块中之引脚与顶层导电层之计算结果导入一布局绕线软件；以及，布局绕线软件截取该等结果评估集成电路区块间进行芯片组配时之天线效应。借由本方法可提供集成电路区块间绕线时更精确的天线比信息，以避免天线效应。

5. 发明专利

TW544736B 積體電路設計中RC參數的計算方法及其應用有权
简体标题：集成电路设计中RC参数的计算方法及其应用
公开(公告)号：TW544736B
公开(公告)日：2003-08-01
申请号：TW091106548
申请日：2002-04-01
申请人：台灣積體電路製造股份有限公司
发明人：魯立忠 , 侯永清 , 鄭嘉麟 , 王中興 , 黃行健 , 陳宜文 , 王翠屏
IPC分类号： H01L
摘要：一種積體電路設計中電阻電容(RC)參數的計算方法及其應用，特別是有關於在積體電路設計流程的邏輯合成(Logical Synthesis)和實體合成(Physical Synthesis)中，一種 RC參數的計算方法及其應用，至少包括：首先提供閘階層網列；比對此閘階層網列的實體合成延遲時間值的電路單元實體合成延遲時間值和參考延遲時間值的電路單元參考延遲時間值，藉調整電容值以使得電路單元實體合成延遲時間值等於電路單元參考延遲時間值，且得到個別化電容值(Custom Capacitance)；比對實體合成延遲時間值的內連線實體合成延遲時間值和參考延遲時間值的內連線參考延遲時間值，再利用個別化電容值及藉調整電阻值以使得內連線實體合成延遲時間值等於內連線參考延遲時間值，且得到個別化電阻值(Custom Resistance)。藉由上述計算方法，可提供設計者準確的積體電路設計之電阻值和電容值，同時亦可大幅提升設計效率和時程。
简体摘要：一种集成电路设计中电阻电容(RC)参数的计算方法及其应用，特别是有关于在集成电路设计流程的逻辑合成(Logical Synthesis)和实体合成(Physical Synthesis)中，一种 RC参数的计算方法及其应用，至少包括：首先提供闸阶层网列；比对此闸阶层网列的实体合成延迟时间值的电路单元实体合成延迟时间值和参考延迟时间值的电路单元参考延迟时间值，藉调整电容值以使得电路单元实体合成延迟时间值等于电路单元参考延迟时间值，且得到个别化电容值(Custom Capacitance)；比对实体合成延迟时间值的内连接实体合成延迟时间值和参考延迟时间值的内连接参考延迟时间值，再利用个别化电容值及藉调整电阻值以使得内连接实体合成延迟时间值等于内连接参考延迟时间值，且得到个别化电阻值(Custom Resistance)。借由上述计算方法，可提供设计者准确的集成电路设计之电阻值和电容值，同时亦可大幅提升设计效率和时程。

6. 发明专利

TWI671881B 積體電路結構及形成積體電路的方法有权
简体标题：集成电路结构及形成集成电路的方法
公开(公告)号：TWI671881B
公开(公告)日：2019-09-11
申请号：TW106131714
申请日：2017-09-15
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：莊惠中 , ZHUANG, HUI-ZHONG , 江庭瑋 , CHIANG, TING-WEI , 魯立忠 , LU, LEE-CHUNG , 田麗鈞 , TIEN, LI-CHUN , 陳順利 , CHEN, SHUN-LI
IPC分类号： H01L27/02 , H01L27/06

7. 发明专利

TW201919239A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201919239A
公开(公告)日：2019-05-16
申请号：TW107129674
申请日：2018-08-24
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：郭大鵬 , GUO, TA PEN , 卡羅司迪亞茲 , DIAZ, CARLOS H. , 魯立忠 , LU, LEE CHUNG , 田麗鈞 , TIEN, LI CHUN
IPC分类号： H01L29/768 , H01L29/772
摘要：半導體裝置包含複數個標準元件。複數個標準元件包含第一組標準元件及第二組標準元件，此第一組標準元件佈置在沿列方向延伸之第一列中，此第二組標準元件佈置在沿列方向延伸之第二列中。第一組標準元件及第二組標準元件沿行方向佈置。第一組標準元件在行方向的元件高度不同於第二組標準元件在行方向的元件高度。
简体摘要：半导体设备包含复数个标准组件。复数个标准组件包含第一组标准组件及第二组标准组件，此第一组标准组件布置在沿列方向延伸之第一列中，此第二组标准组件布置在沿列方向延伸之第二列中。第一组标准组件及第二组标准组件沿行方向布置。第一组标准组件在行方向的组件高度不同于第二组标准组件在行方向的组件高度。

8. 发明专利

TW201911090A 擴展標準單元集合的方法與系統以及電腦可讀媒體审中-公开
简体标题：扩展标准单元集合的方法与系统以及电脑可读媒体
公开(公告)号：TW201911090A
公开(公告)日：2019-03-16
申请号：TW107117100
申请日：2018-05-18
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：劉祈麟 , LIU, CHI-LIN , 陳勝雄 , CHEN, SHENG-HSIUNG , 高章瑞 , KAO, JERRY CHANG-JUI , 張豐願 , CHANG, FONG-YUAN , 魯立忠 , LU, LEE-CHUNG , 謝尚志 , HSIEH, SHANG-CHIH , 馬偉翔 , MA, WEI-HSIANG
IPC分类号： G06F17/50 , H01L21/02
摘要：一種（擴展包括函數庫的標準單元集合的，函數庫儲存於非暫時性電腦可讀媒體上）方法包含：在基本標準單元的循環的特定群組之中選擇一者，從而產生選定群組，使得選定群組中的基本標準單元具有連接，以便表示對應的邏輯電路，每一基本標準單元表示邏輯閘，且選定群組對應提供相應地可表示為選定布林表式的選定邏輯函數；對應於選定群組產生一或多個巨集標準單元；以及將一或多個巨集標準單元添加至標準單元集合，且藉此擴展標準單元集合；且其中方法的至少一個方面由電腦的處理器執行。
简体摘要：一种（扩展包括函数库的标准单元集合的，函数库存储于非暂时性电脑可读媒体上）方法包含：在基本标准单元的循环的特定群组之中选择一者，从而产生选定群组，使得选定群组中的基本标准单元具有连接，以便表示对应的逻辑电路，每一基本标准单元表示逻辑门，且选定群组对应提供相应地可表示为选定布尔表式的选定逻辑函数；对应于选定群组产生一或多个宏标准单元；以及将一或多个宏标准单元添加至标准单元集合，且借此扩展标准单元集合；且其中方法的至少一个方面由电脑的处理器运行。

9. 发明专利

TW201830659A 積體電路結構及形成積體電路的方法审中-公开
简体标题：集成电路结构及形成集成电路的方法
公开(公告)号：TW201830659A
公开(公告)日：2018-08-16
申请号：TW106131714
申请日：2017-09-15
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：莊惠中 , ZHUANG, HUI-ZHONG , 江庭瑋 , CHIANG, TING-WEI , 魯立忠 , LU, LEE-CHUNG , 田麗鈞 , TIEN, LI-CHUN , 陳順利 , CHEN, SHUN-LI
IPC分类号： H01L27/02 , H01L27/06
摘要：一種積體電路結構包括胞元、第一軌條及第二軌條。胞元包括第一主動區及第二主動區以及第一閘極結構。第一主動區及第二主動區在第一方向上延伸且位於第一層階。所述第二主動區在第二方向上與所述第一主動區隔開。第一閘極結構在第二方向上延伸，與第一主動區及第二主動區交疊，且位於第二層階。第一軌條在第一方向上延伸，與第一主動區交疊，被配置成供應第一電源電壓，且位於第三層階。第二軌條在第一方向上延伸，與第二主動區交疊，位於第三層階，在第二方向上與第一軌條隔開，且被配置成供應第二電源電壓。
简体摘要：一种集成电路结构包括胞元、第一轨条及第二轨条。胞元包括第一主动区及第二主动区以及第一闸极结构。第一主动区及第二主动区在第一方向上延伸且位于第一层阶。所述第二主动区在第二方向上与所述第一主动区隔开。第一闸极结构在第二方向上延伸，与第一主动区及第二主动区交叠，且位于第二层阶。第一轨条在第一方向上延伸，与第一主动区交叠，被配置成供应第一电源电压，且位于第三层阶。第二轨条在第一方向上延伸，与第二主动区交叠，位于第三层阶，在第二方向上与第一轨条隔开，且被配置成供应第二电源电压。

10. 发明专利

TW201830642A 高單元密度的積體電路审中-公开
简体标题：高单元密度的集成电路
公开(公告)号：TW201830642A
公开(公告)日：2018-08-16
申请号：TW106119087
申请日：2017-06-08
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：陳勝雄 , CHEN, SHENG-HSIUNG , 王中興 , WANG, CHUNG-HSING , 張豐願 , CHANG, FONG-YUAN , 魯立忠 , LU, LEE-CHUNG , 田麗鈞 , TIEN, LI-CHUN , 黃博祥 , HUANG, PO-HSIANG , 王紹桓 , WANG, SHAO-HUAN , 陳庭榆 , CHEN, TING-YU , 陳彥賓 , CHEN, YEN-PIN , 陳俊臣 , CHEN, CHUN-CHEN , 林子恆 , LIN, TZU-HEN , 鄭泰禹 , CHENG, TAI-YU
IPC分类号： H01L23/535
摘要：一種積體電路包括位於基底與供電導線之間的單元。所述單元包括源極區、接觸導線、電源導線以及電源通孔。所述接觸導線從所述源極區延伸。所述電源導線耦合至所述接觸導線。所述電源通孔內連接所述供電導線與所述電源導線。
简体摘要：一种集成电路包括位于基底与供电导线之间的单元。所述单元包括源极区、接触导线、电源导线以及电源通孔。所述接触导线从所述源极区延伸。所述电源导线耦合至所述接触导线。所述电源通孔内连接所述供电导线与所述电源导线。

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