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1. 发明专利

TWI303482B 以時脈延遲補償層次時脈歪斜之方法有权
简体标题：以时脉延迟补偿层次时脉歪斜之方法
公开(公告)号：TWI303482B
公开(公告)日：2008-11-21
申请号：TW091112444
申请日：2002-06-07
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：侯永清 HOU, YUNG CHIN , 鄭嘉麟 , 魯立忠 LU, LEE CHUNG
IPC分类号： H01L
摘要：一種層次型積體電路佈局時脈歪斜之補償方法,首先當積
體電路佈局於區塊(block)時,即對每一區塊均保留預留
區。而待頂層次時脈佈局及區塊之時脈佈局都完成時,計
算自時脈產生器至佈局時脈區(clock domain)內之最長時
脈延遲,再分別計算每一區塊內部最大時脈延遲。接著再
將此時脈區最長時脈延遲分別與各區塊內部最大時脈延遲
相減即為時脈產生器至每一區塊頂層階段之時脈歪斜。此
時依據需補償的時間大小,在各預留區內將緩衝器佈局於
其內,而達到去除頂層階段(top level)消除時脈歪斜之
目的。
简体摘要：一种层次型集成电路布局时脉歪斜之补偿方法,首先当积体电路布局于区块(block)时,即对每一区块均保留预留区。而待顶层次时脉布局及区块之时脉布局都完成时,计算自时脉产生器至布局时脉区(clock domain)内之最长时脉延迟,再分别计算每一区块内部最大时脉延迟。接着再将此时脉区最长时脉延迟分别与各区块内部最大时脉延迟相减即为时脉产生器至每一区块顶层阶段之时脉歪斜。此时依据需补偿的时间大小,在各预留区内将缓冲器布局于其内,而达到去除顶层阶段(top level)消除时脉歪斜之目的。

2. 发明专利

TW559994B 介層窗陣列佈局方法及其結構失效
简体标题：介层窗数组布局方法及其结构
公开(公告)号：TW559994B
公开(公告)日：2003-11-01
申请号：TW091108015
申请日：2002-04-18
申请人：台灣積體電路製造股份有限公司
发明人：侯永清 , 魯立忠 , 鄭嘉麟
IPC分类号： H01L
摘要：本發明揭露一種介層窗陣列佈局(Via Array Layout)方法及其結構。本發明之介層窗陣列佈局方法係先計算半導體之智財元件(Intellectual Property；IP)之平均/尖峰(Peak)電流，再利用此平均/尖峰電流計算智財元件所需之介層窗數量，然後在單一金屬層上規劃出介層窗佈局。當介層窗佈局完成後，即可在金屬層之介層窗佈局外的區域設置通道(Channel)佈局，因而將金屬層切割成眾多金屬片。而本發明之介層窗陣列佈局結構即係將上層金屬層以及下層金屬層之間的各金屬層切割成金屬片，介層窗則位於這些金屬片上方。因此，無論智財元件在電路佈局中的擺設方向如何變動，其金屬層中交錯之通道佈局可供訊號通過，而大幅提高元件之擺設(Placement)與繞線(Routing)彈性。
简体摘要：本发明揭露一种介层窗数组布局(Via Array Layout)方法及其结构。本发明之介层窗数组布局方法系先计算半导体之智财组件(Intellectual Property；IP)之平均/尖峰(Peak)电流，再利用此平均/尖峰电流计算智财组件所需之介层窗数量，然后在单一金属层上规划出介层窗布局。当介层窗布局完成后，即可在金属层之介层窗布局外的区域设置信道(Channel)布局，因而将金属层切割成众多金属片。而本发明之介层窗数组布局结构即系将上层金属层以及下层金属层之间的各金属层切割成金属片，介层窗则位于这些金属片上方。因此，无论智财组件在电路布局中的摆设方向如何变动，其金属层中交错之信道布局可供信号通过，而大幅提高组件之摆设(Placement)与绕线(Routing)弹性。

3. 发明专利

TW552675B 避免積體電路區塊間天線效應之佈局結構與其形成方法失效
简体标题：避免集成电路区块间天线效应之布局结构与其形成方法
公开(公告)号：TW552675B
公开(公告)日：2003-09-11
申请号：TW091115785
申请日：2002-07-16
申请人：台灣積體電路製造股份有限公司
发明人：王中興 , 王翠屏 , 鄭嘉麟 , 魯立忠
IPC分类号： H01L
摘要：根據本發明之一種避免積體電路區塊間天線效應之佈局方法，包含下列步驟：讀取一元件設計資料庫以進行一積體電路區塊佈局；建立該積體電路區塊之各元件結點位置；在積體電路區塊之各元件之上建立多重導電層內連線與接觸窗之位置；計算各佈局引腳連結之導電層的導通面積，以及其導電層下所有連結之結點數目與其面積；計算頂層導電層之導通面積，以及其下所有連結之結點數目與其面積；將積體電路區塊中之引腳與頂層導電層之計算結果匯入一佈局繞線軟體；以及，佈局繞線軟體擷取該等結果評估積體電路區塊間進行晶片組配時之天線效應。藉由本方法可提供積體電路區塊間繞線時更精確的天線比資訊，以避免天線效應。
简体摘要：根据本发明之一种避免集成电路区块间天线效应之布局方法，包含下列步骤：读取一组件设计数据库以进行一集成电路区块布局；创建该集成电路区块之各组件结点位置；在集成电路区块之各组件之上创建多重导电层内连接与接触窗之位置；计算各布局引脚链接之导电层的导通面积，以及其导电层下所有链接之结点数目与其面积；计算顶层导电层之导通面积，以及其下所有链接之结点数目与其面积；将集成电路区块中之引脚与顶层导电层之计算结果导入一布局绕线软件；以及，布局绕线软件截取该等结果评估集成电路区块间进行芯片组配时之天线效应。借由本方法可提供集成电路区块间绕线时更精确的天线比信息，以避免天线效应。

4. 发明专利

TW544736B 積體電路設計中RC參數的計算方法及其應用有权
简体标题：集成电路设计中RC参数的计算方法及其应用
公开(公告)号：TW544736B
公开(公告)日：2003-08-01
申请号：TW091106548
申请日：2002-04-01
申请人：台灣積體電路製造股份有限公司
发明人：魯立忠 , 侯永清 , 鄭嘉麟 , 王中興 , 黃行健 , 陳宜文 , 王翠屏
IPC分类号： H01L
摘要：一種積體電路設計中電阻電容(RC)參數的計算方法及其應用，特別是有關於在積體電路設計流程的邏輯合成(Logical Synthesis)和實體合成(Physical Synthesis)中，一種 RC參數的計算方法及其應用，至少包括：首先提供閘階層網列；比對此閘階層網列的實體合成延遲時間值的電路單元實體合成延遲時間值和參考延遲時間值的電路單元參考延遲時間值，藉調整電容值以使得電路單元實體合成延遲時間值等於電路單元參考延遲時間值，且得到個別化電容值(Custom Capacitance)；比對實體合成延遲時間值的內連線實體合成延遲時間值和參考延遲時間值的內連線參考延遲時間值，再利用個別化電容值及藉調整電阻值以使得內連線實體合成延遲時間值等於內連線參考延遲時間值，且得到個別化電阻值(Custom Resistance)。藉由上述計算方法，可提供設計者準確的積體電路設計之電阻值和電容值，同時亦可大幅提升設計效率和時程。
简体摘要：一种集成电路设计中电阻电容(RC)参数的计算方法及其应用，特别是有关于在集成电路设计流程的逻辑合成(Logical Synthesis)和实体合成(Physical Synthesis)中，一种 RC参数的计算方法及其应用，至少包括：首先提供闸阶层网列；比对此闸阶层网列的实体合成延迟时间值的电路单元实体合成延迟时间值和参考延迟时间值的电路单元参考延迟时间值，藉调整电容值以使得电路单元实体合成延迟时间值等于电路单元参考延迟时间值，且得到个别化电容值(Custom Capacitance)；比对实体合成延迟时间值的内连接实体合成延迟时间值和参考延迟时间值的内连接参考延迟时间值，再利用个别化电容值及藉调整电阻值以使得内连接实体合成延迟时间值等于内连接参考延迟时间值，且得到个别化电阻值(Custom Resistance)。借由上述计算方法，可提供设计者准确的集成电路设计之电阻值和电容值，同时亦可大幅提升设计效率和时程。

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