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31. 发明专利

TW201633464A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201633464A
公开(公告)日：2016-09-16
申请号：TW104107973
申请日：2015-03-12
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：加藤龍也 , KATO, TATSUYA , 荒井史隆 , ARAI, FUMITAKA , 關根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 渡邊優太 , WATANABE, YUTA , 坂本涉 , SAKAMOTO, WATARU , 糸川寬志 , ITOKAWA, HIROSHI
IPC分类号： H01L21/8239 , H01L21/8247
CPC分类号： H01L27/11556 , H01L27/11521 , H01L29/42324 , H01L29/512 , H01L29/517 , H01L29/66825
摘要：本發明之實施形態提供一種容易製造且可靠性較高之半導體記憶裝置及其製造方法。實施形態之半導體記憶裝置包括：半導體支柱，其沿第1方向延伸；第1電極，其沿相對於上述第1方向交叉之第2方向延伸；第2電極，其設置於上述半導體支柱與上述第1電極之間；第1絕緣膜，其設置於上述第1電極與上述第2電極之間、及上述第1電極之上述第1方向兩側；第2絕緣膜，其設置於上述第2電極與上述第1絕緣膜之間、及上述第2電極之上述第1方向兩側；第3絕緣膜，其設置於上述第2電極與上述半導體支柱之間；及導電膜，其設置於夾於上述第1絕緣膜與上述第2絕緣膜之間之區域內。
简体摘要：本发明之实施形态提供一种容易制造且可靠性较高之半导体记忆设备及其制造方法。实施形态之半导体记忆设备包括：半导体支柱，其沿第1方向延伸；第1电极，其沿相对于上述第1方向交叉之第2方向延伸；第2电极，其设置于上述半导体支柱与上述第1电极之间；第1绝缘膜，其设置于上述第1电极与上述第2电极之间、及上述第1电极之上述第1方向两侧；第2绝缘膜，其设置于上述第2电极与上述第1绝缘膜之间、及上述第2电极之上述第1方向两侧；第3绝缘膜，其设置于上述第2电极与上述半导体支柱之间；及导电膜，其设置于夹于上述第1绝缘膜与上述第2绝缘膜之间之区域内。

32. 发明专利

TWI548038B 具有在溝槽中之捕獲電荷層的非依電性記憶體胞元及其陣列與製作方法有权
简体标题：具有在沟槽中之捕获电荷层的非依电性内存胞元及其数组与制作方法
公开(公告)号：TWI548038B
公开(公告)日：2016-09-01
申请号：TW103102499
申请日：2014-01-23
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：杜恩漢 , DO, NHAN
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/66833 , H01L21/0217 , H01L27/1052 , H01L27/11565 , H01L27/11568 , H01L29/42344 , H01L29/42352 , H01L29/66825 , H01L29/7926

33. 发明专利

TWI548037B 半導體裝置及記憶裝置有权
简体标题：半导体设备及记忆设备
公开(公告)号：TWI548037B
公开(公告)日：2016-09-01
申请号：TW103100238
申请日：2014-01-03
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：岩本正次 , IWAMOTO, MASAJI
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L25/0657 , H01L24/73 , H01L25/0652 , H01L2224/05553 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2225/0651 , H01L2225/06562 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2924/00

34. 发明专利

TW201631711A 半導體裝置之製造方法及半導體裝置审中-公开
简体标题：半导体设备之制造方法及半导体设备
公开(公告)号：TW201631711A
公开(公告)日：2016-09-01
申请号：TW104138667
申请日：2015-11-23
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：山口直 , YAMAGUCHI, TADASHI
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7845 , H01L21/28518 , H01L21/28568 , H01L27/115 , H01L27/11568 , H01L27/11573 , H01L28/00 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/665 , H01L29/66545
摘要：本發明可防止MONOS記憶體之閘極電極上之金屬矽化物層斷裂，且可提升MISFET特性。本發明之方法，於混合搭載記憶體單元與利用所謂閘極後製製程而形成的MISFET之情形時，藉由伴隨著較高溫度之熱處理之自我對準金屬矽化物製程而形成源極・汲極區上之金屬矽化物層之後，於記憶體單元之控制閘極電極及記憶體閘極電極之各自的上方，藉由伴隨著較低溫度之熱處理之自我對準金屬矽化物製程，形成金屬矽化物層。
简体摘要：本发明可防止MONOS内存之闸极电极上之金属硅化物层断裂，且可提升MISFET特性。本发明之方法，于混合搭载内存单元与利用所谓闸极后制制程而形成的MISFET之情形时，借由伴随着较高温度之热处理之自我对准金属硅化物制程而形成源极・汲极区上之金属硅化物层之后，于内存单元之控制闸极电极及内存闸极电极之各自的上方，借由伴随着较低温度之热处理之自我对准金属硅化物制程，形成金属硅化物层。

35. 发明专利

TW201631670A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201631670A
公开(公告)日：2016-09-01
申请号：TW104138112
申请日：2015-11-18
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：三原竜善 , MIHARA, TATSUYOSHI
IPC分类号： H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115
CPC分类号： H01L27/11517 , H01L27/11563 , H01L27/11565 , H01L27/1157 , H01L29/42344 , H01L29/66833 , H01L29/792
摘要：本發明係使具有非揮發性記憶體之半導體裝置之可靠性及性能提昇。於半導體基板SB上隔著絕緣膜GF形成有選擇閘極電極SG，且於選擇閘極電極SG之兩側面上形成有側壁絕緣膜即絕緣膜SP。於半導體基板SB上，隔著具有電荷積聚部之絕緣膜MZ形成有記憶體閘極電極MG，且選擇閘極電極SG與記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ而相鄰。絕緣膜SP未形成於記憶體閘極電極MG之下。介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2，大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1。
简体摘要：本发明系使具有非挥发性内存之半导体设备之可靠性及性能提升。于半导体基板SB上隔着绝缘膜GF形成有选择闸极电极SG，且于选择闸极电极SG之两侧面上形成有侧壁绝缘膜即绝缘膜SP。于半导体基板SB上，隔着具有电荷积聚部之绝缘膜MZ形成有内存闸极电极MG，且选择闸极电极SG与内存闸极电极MG隔着绝缘膜SP及绝缘膜MZ而相邻。绝缘膜SP未形成于内存闸极电极MG之下。介置于选择闸极电极SG与内存闸极电极MG之间之绝缘膜SP及绝缘膜MZ之合计之厚度T2，大于介置于半导体基板SB与内存闸极电极MG之间之绝缘膜MZ之厚度T1。

36. 发明专利

TW201631663A 用於垂直NAND孔洞蝕刻之經電鍍的金屬硬式遮罩审中-公开
简体标题：用于垂直NAND孔洞蚀刻之经电镀的金属硬式遮罩
公开(公告)号：TW201631663A
公开(公告)日：2016-09-01
申请号：TW104136110
申请日：2015-11-03
申请人：蘭姆研究公司 , LAM RESEARCH CORPORATION
发明人：李威廉 T , LEE, WILLIAM T.
IPC分类号： H01L21/32 , H01L21/308 , H01L21/033 , H01L21/311 , H01L21/8247
CPC分类号： H01L21/31144 , H01L21/02282 , H01L21/0332 , H01L21/0337 , H01L27/11582
摘要：此處實施例相關於形成高縱橫比之下凹特徴部的方法、設備、及系統。經常地，如此特徴部係在製造垂直NAND（VNAND, vertical NAND）記憶體裝置的過程中形成。所揭露的各種實施例相關於涉及以下者的處理流程：在覆蓋下方材料堆疊的金屬晶種層上沉積及塑形犧牲柱；在犧牲柱周圍有電電鍍或無電電鍍金屬硬式遮罩材料；移除犧牲柱；及蝕刻下方的材料堆疊以形成高縱橫比的下凹特徴部。
简体摘要：此处实施例相关于形成高纵横比之下凹特徴部的方法、设备、及系统。经常地，如此特徴部系在制造垂直NAND（VNAND, vertical NAND）内存设备的过程中形成。所揭露的各种实施例相关于涉及以下者的处理流程：在覆盖下方材料堆栈的金属晶种层上沉积及塑形牺牲柱；在牺牲柱周围有电电镀或无电电镀金属硬式遮罩材料；移除牺牲柱；及蚀刻下方的材料堆栈以形成高纵横比的下凹特徴部。

37. 发明专利

TW201631585A 用於三維反及閘快閃記憶體的AND型SGVC結構审中-公开
简体标题：用于三维反及闸闪存的AND型SGVC结构
公开(公告)号：TW201631585A
公开(公告)日：2016-09-01
申请号：TW104121436
申请日：2015-07-02
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：張國彬 , CHANG, KUO-PIN , 呂函庭 , LUE, HANG-TING
IPC分类号： G11C16/02 , H01L21/8247 , H01L27/115
CPC分类号： G11C16/0483 , G11C16/08 , H01L27/11582
摘要：一記憶體裝置包括複數個記憶胞之複數串列。複數個導電條帶之複數個堆疊包括作為該些串列中的複數條第一串列選擇線的複數個第一上條帶、作為該些串列中的複數條第二串列選擇線的複數個第二上條帶，以及作為該些串列中的複數條字元線複數個中間條帶。該記憶體裝置包括一控制電路，耦接於該些第一串列選擇線及該些第二串列選擇線，並藉由施加一第一啟動電壓至耦接於一特定串列之該些第一串列選擇線之其中之一、及施加一第二啟動電壓至耦接於該特定串列之該些第二串列選擇線之其中之一，以選擇該特定串列。
简体摘要：一内存设备包括复数个记忆胞之复数串行。复数个导电条带之复数个堆栈包括作为该些串行中的复数条第一串行选择线的复数个第一上条带、作为该些串行中的复数条第二串行选择线的复数个第二上条带，以及作为该些串行中的复数条字符线复数个中间条带。该内存设备包括一控制电路，耦接于该些第一串行选择线及该些第二串行选择线，并借由施加一第一启动电压至耦接于一特定串行之该些第一串行选择线之其中之一、及施加一第二启动电压至耦接于该特定串行之该些第二串行选择线之其中之一，以选择该特定串行。

38. 发明专利

TW201630166A 雙位元快閃記憶體記憶體結構及其製造方法审中-公开
简体标题：双比特闪存内存结构及其制造方法
公开(公告)号：TW201630166A
公开(公告)日：2016-08-16
申请号：TW104104113
申请日：2015-02-06
申请人：力晶科技股份有限公司 , POWERCHIP TECHNOLOGY CORPORATION
发明人：張明豐 , CHANG, MING FENG , 廖宏魁 , LIAO, HUNG KWEI
IPC分类号： H01L27/115 , H01L21/8247
摘要：一種雙位元快閃記憶體結構，包含位於基材上的選擇閘極氧化物層、容置於選擇閘極氧化物層中的選擇閘極，選擇閘極兩側各有一組複合閘極層。各別複合閘極層包含浮置閘極氧化層、浮置閘極、複合材料層、控制閘極與間隙壁。浮置氧化矽位於基材上。浮置閘極位於浮置氧化層上。複合材料層位於浮置閘極上。控制閘極位於複合材料層上。間隙壁位於控制閘極上。
简体摘要：一种双比特闪存结构，包含位于基材上的选择闸极氧化物层、容置于选择闸极氧化物层中的选择闸极，选择闸极两侧各有一组复合闸极层。各别复合闸极层包含浮置闸极氧化层、浮置闸极、复合材料层、控制闸极与间隙壁。浮置氧化硅位于基材上。浮置闸极位于浮置氧化层上。复合材料层位于浮置闸极上。控制闸极位于复合材料层上。间隙壁位于控制闸极上。

39. 发明专利

TW201628164A 高速垂直通道之三維反及閘記憶體的扭轉陣列設計审中-公开
简体标题：高速垂直信道之三维反及闸内存的扭转数组设计
公开(公告)号：TW201628164A
公开(公告)日：2016-08-01
申请号：TW104102458
申请日：2015-01-26
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：陳士弘 , CHEN, SHIH-HUNG
IPC分类号： H01L27/115 , H01L21/8247
摘要：大致上描述，一種記憶體裝置具有導電層的多層堆疊。每個垂直排列位向的柱狀體包括串聯連接的記憶胞，記憶胞係位於柱狀體與導電層的交叉點。串選擇線（SSLs）於導電層之上通過，柱狀體與串選擇線的每個交叉點係分別定義出柱狀體的一個選擇閘極（select gate）。位元線於串選線之上通過。柱狀體係設置於一規則網格上，其中規則網格係相對於位元線被旋轉。網格可以具有正方形、矩形或菱形的記憶胞單元，且可以相對於位元線藉由tan(θ)=±X/Y旋轉一角度θ，其中X和Y係為互質數的整數。串選擇線可以被製成足夠寬的以相交記憶胞單元一側的兩個柱狀體或記憶胞單元的所有柱狀體，或足夠寬的以相交兩個或更多非相鄰的記憶胞單元的柱狀體。
简体摘要：大致上描述，一种内存设备具有导电层的多层堆栈。每个垂直排列位向的柱状体包括串联连接的记忆胞，记忆胞系位于柱状体与导电层的交叉点。串选择线（SSLs）于导电层之上通过，柱状体与串选择线的每个交叉点系分别定义出柱状体的一个选择闸极（select gate）。比特线于串选线之上通过。柱状体系设置于一守则网格上，其中守则网格系相对于比特线被旋转。网格可以具有正方形、矩形或菱形的记忆胞单元，且可以相对于比特线借由tan(θ)=±X/Y旋转一角度θ，其中X和Y系为互质数的整数。串选择线可以被制成足够宽的以相交记忆胞单元一侧的两个柱状体或记忆胞单元的所有柱状体，或足够宽的以相交两个或更多非相邻的记忆胞单元的柱状体。

40. 发明专利

TW201626381A 具有偏移單元之垂直自旋轉移力矩記憶體（ＳＴＴＭ）裝置及其形成方法审中-公开
简体标题：具有偏移单元之垂直自旋转移力矩内存（ＳＴＴＭ）设备及其形成方法
公开(公告)号：TW201626381A
公开(公告)日：2016-07-16
申请号：TW104144481
申请日：2013-11-18
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：道爾布萊恩 , DOYLE, BRIAN S. , 肯克大衛 , KENCKE, DAVID L. , 郭查爾斯 , KUO, CHARLES C. , 沙烏戴 , SHAH, UDAY , 歐固茲肯恩 , OGUZ, KAAN , 達克西馬克 , DOCZY, MARK L. , 蘇利沙亞斯 , SURI, SATYARTH , 韋伯克萊爾 , WEBB, CLAIR M.
IPC分类号： G11C11/16 , H01L27/115 , H01L21/8247
CPC分类号： H01L43/12 , G11C11/161 , G11C11/1659 , H01L27/222 , H01L27/228 , H01L29/66007 , H01L29/82 , H01L43/02 , H01L43/08 , H01L43/10
摘要：描述具有偏移單元之垂直自旋轉移力矩記憶體(STTM)裝置及製造具有偏移單元之垂直STTM裝置的方法。例如，自旋轉移力矩記憶體(STTM)陣列包括一配置於基底上並且僅具有第一STTM裝置之第一負載線。該STTM陣列亦包括一配置於該基底上(鄰接該第一負載線)並且僅具有第二STTM裝置之第二負載線，該第二STTM裝置與該第一STTM裝置為非共面。
简体摘要：描述具有偏移单元之垂直自旋转移力矩内存(STTM)设备及制造具有偏移单元之垂直STTM设备的方法。例如，自旋转移力矩内存(STTM)数组包括一配置于基底上并且仅具有第一STTM设备之第一负载线。该STTM数组亦包括一配置于该基底上(邻接该第一负载线)并且仅具有第二STTM设备之第二负载线，该第二STTM设备与该第一STTM设备为非共面。

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