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1. 发明专利

TW201633506A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201633506A
公开(公告)日：2016-09-16
申请号：TW104107969
申请日：2015-03-12
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：加藤龍也 , KATO, TATSUYA , 荒井史隆 , ARAI, FUMITAKA , 關根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 渡邊優太 , WATANABE, YUTA , 坂本涉 , SAKAMOTO, WATARU
IPC分类号： H01L27/10 , H01L27/115 , H01L21/28
CPC分类号： H01L29/42324 , H01L21/28273 , H01L27/11524 , H01L27/11556 , H01L29/7883
摘要：本發明之實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。實施形態之半導體記憶裝置包括一對第1電極、半導體柱、柱間絕緣構件、第1絕緣膜、第2電極、及第2絕緣膜。上述一對第1電極係相互隔離而沿第1方向延伸。上述半導體柱及上述柱間絕緣構件係於上述一對第1電極間沿上述第1方向交替地排列。上述半導體柱及上述柱間絕緣構件係沿相對於上述第1方向交叉之第2方向延伸。上述第1絕緣膜設置於上述半導體柱之周圍。上述第2電極設置於上述一對第1電極之各者與上述第1絕緣膜之間。上述第2電極未設置於上述半導體柱與上述柱間絕緣構件之間。上述第2絕緣膜設置於上述第2電極與上述第1電極之間。
简体摘要：本发明之实施形态提供一种可靠性较高之半导体记忆设备及其制造方法。实施形态之半导体记忆设备包括一对第1电极、半导体柱、柱间绝缘构件、第1绝缘膜、第2电极、及第2绝缘膜。上述一对第1电极系相互隔离而沿第1方向延伸。上述半导体柱及上述柱间绝缘构件系于上述一对第1电极间沿上述第1方向交替地排列。上述半导体柱及上述柱间绝缘构件系沿相对于上述第1方向交叉之第2方向延伸。上述第1绝缘膜设置于上述半导体柱之周围。上述第2电极设置于上述一对第1电极之各者与上述第1绝缘膜之间。上述第2电极未设置于上述半导体柱与上述柱间绝缘构件之间。上述第2绝缘膜设置于上述第2电极与上述第1电极之间。

2. 发明专利

TW201735269A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201735269A
公开(公告)日：2017-10-01
申请号：TW105125823
申请日：2016-08-12
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：荒井史隆 , ARAI, FUMITAKA , 加藤竜也 , KATO, TATSUYA , 永嶋賢史 , NAGASHIMA, SATOSHI , 関根克行 , SEKINE, KATSUYUKI , 渡辺優太 , WATANABE, YUTA , 菊谷圭介 , KIKUTANI, KEISUKE , 村越篤 , MURAKOSHI, ATSUSHI
IPC分类号： H01L21/8239
CPC分类号： H01L27/11556 , H01L21/28273 , H01L21/31051 , H01L21/76802 , H01L21/76877 , H01L23/535 , H01L27/11519 , H01L27/11531 , H01L27/11548 , H01L29/7883 , H01L29/7889
摘要：實施形態之半導體記憶裝置包含：半導體基板；第1絕緣膜，其設置於上述半導體基板上；第1導電膜，其設置於上述第1絕緣膜上之第1區域；第2導電膜，其設置於上述第1絕緣膜上之第2區域；第1積層體，其設置於上述第1導電膜上；第2積層體，其設置於上述第2導電膜及其周邊之區域上；第1半導體支柱；2根導電體支柱；及電荷累積構件。於上述第1積層體中，沿自上述半導體基板朝向上述第1絕緣膜之第1方向交替積層有第2絕緣膜及電極膜。於上述第2積層體中，沿上述第1方向交替積層有第3絕緣膜及第1膜。上述第1半導體支柱係於上述第1積層體內沿上述第1方向延伸，且下端與上述第1導電膜連接。上述2根導電體支柱係於上述第2積層體內沿上述第1方向延伸，與上述第2導電膜隔離，夾隔上述第2導電膜，且下端與上述半導體基板連接。上述電荷累積構件設置於上述第1半導體支柱與上述電極膜之間。
简体摘要：实施形态之半导体记忆设备包含：半导体基板；第1绝缘膜，其设置于上述半导体基板上；第1导电膜，其设置于上述第1绝缘膜上之第1区域；第2导电膜，其设置于上述第1绝缘膜上之第2区域；第1积层体，其设置于上述第1导电膜上；第2积层体，其设置于上述第2导电膜及其周边之区域上；第1半导体支柱；2根导电体支柱；及电荷累积构件。于上述第1积层体中，沿自上述半导体基板朝向上述第1绝缘膜之第1方向交替积层有第2绝缘膜及电极膜。于上述第2积层体中，沿上述第1方向交替积层有第3绝缘膜及第1膜。上述第1半导体支柱系于上述第1积层体内沿上述第1方向延伸，且下端与上述第1导电膜连接。上述2根导电体支柱系于上述第2积层体内沿上述第1方向延伸，与上述第2导电膜隔离，夹隔上述第2导电膜，且下端与上述半导体基板连接。上述电荷累积构件设置于上述第1半导体支柱与上述电极膜之间。

3. 发明专利

TW201703233A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201703233A
公开(公告)日：2017-01-16
申请号：TW104126434
申请日：2015-08-13
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：加藤竜也 , KATO, TATSUYA , 荒井史隆 , ARAI, FUMITAKA , 永嶋賢史 , NAGASHIMA, SATOSHI , 関根克行 , SEKINE, KATSUYUKI , 渡辺優太 , WATANABE, YUTA , 菊谷圭介 , KIKUTANI, KEISUKE , 村越篤 , MURAKOSHI, ATSUSHI
IPC分类号： H01L27/105 , H01L21/8239
CPC分类号： H01L27/11556 , H01L27/11521 , H01L27/11524
摘要：本發明之實施形態之半導體記憶裝置包含：第1排列，其於第1方向延伸；第2排列，其設置於自上述第1排列觀察、相對於上述第1方向交叉之第2方向，且於上述第1方向延伸；及第2電極膜，其設置於上述第1排列與上述第2排列之間，且於上述第1方向延伸。上述第1排列及上述第2排列各自包含：至少2個構造體，其等排列於上述第1方向；第4絕緣膜，其設置於上述至少2個構造體之間；及第5絕緣膜，其設置於自與上述第1方向及上述第2方向不同之第3方向觀察，為上述構造體之外周面上，且上述構造體與上述第4絕緣膜之間。上述構造體之各者包含：半導體柱，其於上述第3方向延伸；第1絕緣膜，其設置於上述半導體柱之上述第2方向之側面上及與上述第2方向相反之側面上；第1電極膜，其設置於上述第1絕緣膜之未設有上述半導體柱側之側面上；第2絕緣膜，其設置於上述半導體柱、上述第1絕緣膜及上述第1電極膜之上述第1方向之側面上；及第3絕緣膜，其設置於上述半導體柱、上述第1絕緣膜、及與上述第1電極膜之上述第1方向相反之側面上。
简体摘要：本发明之实施形态之半导体记忆设备包含：第1排列，其于第1方向延伸；第2排列，其设置于自上述第1排列观察、相对于上述第1方向交叉之第2方向，且于上述第1方向延伸；及第2电极膜，其设置于上述第1排列与上述第2排列之间，且于上述第1方向延伸。上述第1排列及上述第2排列各自包含：至少2个构造体，其等排列于上述第1方向；第4绝缘膜，其设置于上述至少2个构造体之间；及第5绝缘膜，其设置于自与上述第1方向及上述第2方向不同之第3方向观察，为上述构造体之外周面上，且上述构造体与上述第4绝缘膜之间。上述构造体之各者包含：半导体柱，其于上述第3方向延伸；第1绝缘膜，其设置于上述半导体柱之上述第2方向之侧面上及与上述第2方向相反之侧面上；第1电极膜，其设置于上述第1绝缘膜之未设有上述半导体柱侧之侧面上；第2绝缘膜，其设置于上述半导体柱、上述第1绝缘膜及上述第1电极膜之上述第1方向之侧面上；及第3绝缘膜，其设置于上述半导体柱、上述第1绝缘膜、及与上述第1电极膜之上述第1方向相反之侧面上。

4. 发明专利

TW201644038A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201644038A
公开(公告)日：2016-12-16
申请号：TW104122405
申请日：2015-07-09
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：渡辺優太 , WATANABE, YUTA , 荒井史隆 , ARAI, FUMITAKA , 関根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 坂本渉 , SAKAMOTO, WATARU , 加藤竜也 , KATO, TATSUYA
IPC分类号： H01L27/115 , H01L29/792
CPC分类号： H01L27/11556 , H01L21/02148 , H01L21/02164 , H01L21/02532 , H01L21/02592 , H01L21/0262 , H01L21/02636 , H01L21/28273 , H01L21/28568 , H01L21/3065 , H01L21/31111 , H01L29/1037 , H01L29/7883 , H01L29/7889
摘要：本發明之實施形態之半導體記憶裝置包含：半導體柱，其沿第1方向延伸；第1電極，其沿相對於上述第1方向交叉之第2方向延伸；第2電極，其設置於上述半導體柱與上述第1電極之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極之間；及第2絕緣膜，其設置於上述第1電極與上述第2電極之間。上述第2電極包含：薄板部，其配置於上述第1電極側；及厚板部，其配置於上述半導體柱側，且其上述第1方向之長度較上述薄板部更長。
简体摘要：本发明之实施形态之半导体记忆设备包含：半导体柱，其沿第1方向延伸；第1电极，其沿相对于上述第1方向交叉之第2方向延伸；第2电极，其设置于上述半导体柱与上述第1电极之间；第1绝缘膜，其设置于上述半导体柱与上述第2电极之间；及第2绝缘膜，其设置于上述第1电极与上述第2电极之间。上述第2电极包含：薄板部，其配置于上述第1电极侧；及厚板部，其配置于上述半导体柱侧，且其上述第1方向之长度较上述薄板部更长。

5. 发明专利

TWI557883B 半導體記憶裝置及其製造方法有权
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TWI557883B
公开(公告)日：2016-11-11
申请号：TW104122405
申请日：2015-07-09
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：渡辺優太 , WATANABE, YUTA , 荒井史隆 , ARAI, FUMITAKA , 関根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 坂本渉 , SAKAMOTO, WATARU , 加藤竜也 , KATO, TATSUYA
IPC分类号： H01L27/115 , H01L29/792
CPC分类号： H01L27/11556 , H01L21/02148 , H01L21/02164 , H01L21/02532 , H01L21/02592 , H01L21/0262 , H01L21/02636 , H01L21/28273 , H01L21/28568 , H01L21/3065 , H01L21/31111 , H01L29/1037 , H01L29/7883 , H01L29/7889

6. 发明专利

TW201633464A 半導體記憶裝置及其製造方法审中-公开
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW201633464A
公开(公告)日：2016-09-16
申请号：TW104107973
申请日：2015-03-12
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：加藤龍也 , KATO, TATSUYA , 荒井史隆 , ARAI, FUMITAKA , 關根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 渡邊優太 , WATANABE, YUTA , 坂本涉 , SAKAMOTO, WATARU , 糸川寬志 , ITOKAWA, HIROSHI
IPC分类号： H01L21/8239 , H01L21/8247
CPC分类号： H01L27/11556 , H01L27/11521 , H01L29/42324 , H01L29/512 , H01L29/517 , H01L29/66825
摘要：本發明之實施形態提供一種容易製造且可靠性較高之半導體記憶裝置及其製造方法。實施形態之半導體記憶裝置包括：半導體支柱，其沿第1方向延伸；第1電極，其沿相對於上述第1方向交叉之第2方向延伸；第2電極，其設置於上述半導體支柱與上述第1電極之間；第1絕緣膜，其設置於上述第1電極與上述第2電極之間、及上述第1電極之上述第1方向兩側；第2絕緣膜，其設置於上述第2電極與上述第1絕緣膜之間、及上述第2電極之上述第1方向兩側；第3絕緣膜，其設置於上述第2電極與上述半導體支柱之間；及導電膜，其設置於夾於上述第1絕緣膜與上述第2絕緣膜之間之區域內。
简体摘要：本发明之实施形态提供一种容易制造且可靠性较高之半导体记忆设备及其制造方法。实施形态之半导体记忆设备包括：半导体支柱，其沿第1方向延伸；第1电极，其沿相对于上述第1方向交叉之第2方向延伸；第2电极，其设置于上述半导体支柱与上述第1电极之间；第1绝缘膜，其设置于上述第1电极与上述第2电极之间、及上述第1电极之上述第1方向两侧；第2绝缘膜，其设置于上述第2电极与上述第1绝缘膜之间、及上述第2电极之上述第1方向两侧；第3绝缘膜，其设置于上述第2电极与上述半导体支柱之间；及导电膜，其设置于夹于上述第1绝缘膜与上述第2绝缘膜之间之区域内。

7. 发明专利

TWI596742B 半導體記憶裝置及其製造方法有权
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TWI596742B
公开(公告)日：2017-08-21
申请号：TW104107969
申请日：2015-03-12
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：加藤龍也 , KATO, TATSUYA , 荒井史隆 , ARAI, FUMITAKA , 關根克行 , SEKINE, KATSUYUKI , 岩本敏幸 , IWAMOTO, TOSHIYUKI , 渡邊優太 , WATANABE, YUTA , 坂本涉 , SAKAMOTO, WATARU
IPC分类号： H01L27/10 , H01L27/115 , H01L21/28
CPC分类号： H01L29/42324 , H01L21/28273 , H01L27/11524 , H01L27/11556 , H01L29/7883

10. 发明专利

TWI560856B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI560856B
公开(公告)日：2016-12-01
申请号：TW104121197
申请日：2015-06-30
申请人：東芝股份有限公司 , KABUSHIKI KAISHA TOSHIBA
发明人：永嶋賢史 , NAGASHIMA, SATOSHI , 加藤竜也 , KATO, TATSUYA , 坂本渉 , SAKAMOTO, WATARU
IPC分类号： H01L27/115
CPC分类号： H01L27/11556 , G11C16/0483 , G11C16/10 , H01L21/76885 , H01L23/528 , H01L27/11521 , H01L29/7889

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