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1. 发明授权

KR102387285B1 침수 및 누수 감지장치 및 이를 이용하여 침수 및 누수 감지기능을 가지는 맨홀뚜껑 有权
公开(公告)号：KR102387285B1
公开(公告)日：2022-04-18
申请号：KR1020210087288
申请日：2021-07-02
IPC分类号： G06Q50/10 , E02D29/14 , G05B19/042 , H03K19/20 , H01R13/02
摘要： 본발명은침수및 누수발생을감지하기위한장치및 방법에관한것으로, 본발명에따르면, 예를들면, 지하전력선이나통신선및 배관등과같이, 다양한시설이나설비가매설되어있는맨홀내부에침수나누수가발생하는경우이를즉각적으로파악하고대처할수 있도록하기위한별도의장치나수단이구비되어있지않음으로인해작은결함이대규모정전이나통신두절등과같은대형사고로이어지는것을효과적으로방지할수 없는한계가있었던종래기술의맨홀들의문제점을해결하기위해, 침수나누수발생을감지하기위한단자부와, NAND 게이트와같은논리회로및 마이크로컨트롤러(MCU)를포함하여침수및 누수발생시담당자나관제센터와같이미리정해진연락처에통보하는처리가수행되도록구성되는침수및 누수감지장치를맨홀뚜껑에일체화하여형성하도록구성됨으로써, 간단한구성및 저렴한비용으로맨홀내부에침수나누수발생시이를즉각적으로감지하고유지보수를행하도록하여맨홀내부에침수나누수로인한사고를미연에방지하고피해를최소화할수 있도록구성되는침수및 누수감지장치및 이를이용하여침수및 누수감지기능을가지는맨홀뚜껑이제공된다.

2. 发明授权

KR102291321B1 조셉슨 AND/OR 게이트 有权
公开(公告)号：KR102291321B1
公开(公告)日：2021-08-20
申请号：KR1020207012934
申请日：2018-10-17
IPC分类号： H03K19/195 , H03K19/20
摘要： 조셉슨및/또는게이트회로는두 입력, 두출력 AND/OR 논리적기능들을제공하기위해조셉슨접합및 인덕터컴포넌트들을효율적으로사용합니다. 상기회로는각각이 OR 및 AND 신호들을제공하록트리거할수 있게구성된둘 중하나의논리적결정조셉슨저합을포함하는네 논리적입력저장루프들을포함합니다. 상기논리적결정조셉슨저합들모두를포함하고또한시스템시작시전류의방향Φ0을저장하도록초기화되는바이어스저장루프에의해서기능적비대칭이위상비대칭 AND/OR 게이트회로에제공됩니다.

3. 发明授权

KR101928223B1 삼진 논리 회로 장치 有权
公开(公告)号：KR101928223B1
公开(公告)日：2018-12-11
申请号：KR1020170183831
申请日：2017-12-29
申请人： 울산과학기술원
发明人： 강석형 , 김선민 , 임태호
IPC分类号： H03K19/20 , H03K19/094
摘要： 스태틱 삼진 게이트를 설계하는 방법에 연관되며, 삼진 논리에 대응하는 진리표를 생성하는 단계; 상기 진리표를 이용하여 풀업, 풀다운 회로에 대한 스위칭 테이블을 생성하는 단계; 상기 스위칭 테이블의 하프 V
DD 와 V
DD /GND 패스(Path)를 생성하는 단계; 상기 스위칭 테이블을 곱의 합(Sum Of Product) 표현으로 변환하는 단계; 곱의 합 표현으로 변환되는 상기 스위칭 테이블을 퀸맥클러스키(Quine-McCluskey) 알고리즘을 이용하여 최소화하는 단계; 및 상기 스위칭 테이블로부터 트랜지스터를 선택하는 단계를 포함할 수 있다.

4. 发明授权

KR101908409B1 클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들 有权
公开(公告)号：KR101908409B1
公开(公告)日：2018-10-17
申请号：KR1020120033776
申请日：2012-04-02
申请人： 삼성전자주식회사
发明人： 김민수
IPC分类号： H03K19/096 , H03K19/20
CPC分类号： H03K19/0963 , H03K19/096 , H03K19/0966
摘要： 클럭지연도미노로직회로는클럭신호에응답하여제1노드와다이나믹노드사이의접속을제어하는프리차지회로와, 상기클럭신호에응답하여제2노드와이벨류에이션노드사이의접속을제어하는이벨류에이션회로와, 상기다이나믹노드와상기이벨류에이션노드사이에접속되고복수의입력신호들에기초하여상기다이나믹노드의로직레벨을결정하는로직네트워크와, 상기클럭신호의레벨에따라상기이벨류에이션노드의로직레벨을출력하거나상기제1노드의로직레벨을출력하는위상제어회로를포함한다.

5. 发明授权

KR101863199B1 인버터 및 이를 이용한 주사 구동부 有权
公开(公告)号：KR101863199B1
公开(公告)日：2018-07-02
申请号：KR1020110011957
申请日：2011-02-10
申请人： 삼성디스플레이 주식회사
发明人： 박용성 , 신동용
IPC分类号： G09G3/3266 , H03K19/003 , H03K19/20
CPC分类号： H03K19/20 , H03K19/00384
摘要： 본발명은구동의신뢰성을향상시킬수 있도록한 인버터에관한것이다본 발명의인버터는제 1전원과출력단자사이에접속되며, 제 1게이트전극이제 1입력단자에접속되고제 2게이트전극이제 3전원에접속되는제 1트랜지스터와; 상기출력단자와제 2전원사이에접속되며, 제 1게이트전극이제 2입력단자에접속되고제 2게이트전극이상기제 3전원에접속되는제 2트랜지스터를구비한다.

6. 发明公开

KR20180043263A 자기-조직화 논리 게이트 및 회로와 자기-조직화 회로에 의한 복잡한 문제의 해결 审中-公开
公开(公告)号：KR20180043263A
公开(公告)日：2018-04-27
申请号：KR20187004397
申请日：2016-07-12
申请人： UNIV CALIFORNIA
发明人： DI VENTRA MASSIMILIANO , TRAVERSA FABIO LORENZO
IPC分类号： G06N3/063 , G06G7/122 , G06N3/08 , H03K19/20
CPC分类号： G06N3/063 , G06G7/122 , G06N3/08 , H03K19/20
摘要： 자기-조직화논리게이트들은멤리스터디바이스들과, 임의의단자로의신호의인가시에안정적인연산을제공하도록구성된동적보정모듈들의조합으로부터형성된다. 본발명의 SOLG는임의의단자로부터신호들을수신할수 있고, 임의의다른단자에서의신호들의부재를요구하지않는다. 단자신호들은중첩될수 있고, 게이트는, 평형이존재하는경우에, 평형을발견한다.

7. 发明公开

KR1020170102921A 게이트 구동 회로 및 시프트 레지스터 审中-实审
标题翻译：门驱动电路和移位寄存器
公开(公告)号：KR1020170102921A
公开(公告)日：2017-09-12
申请号：KR1020177021415
申请日：2015-01-12
申请人： 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
发明人： 하오스쿤
IPC分类号： G11C19/28 , G09G3/20 , G09G3/36 , H03K19/00 , H03K19/20
CPC分类号： G11C19/28 , G09G3/2092 , G09G3/3677 , G09G2310/0286 , G11C19/287 , H03K19/0008 , H03K19/20
摘要： 게이트구동회로(1) 및시프트레지스터(10)에있어서, 상기게이트구동회로(1)는다수의캐스케이딩설치되는시프트레지스터회로(10)를포함하고, 각하나의상기시프트레지스터회로(10)는클록제어전송회로(11) 및노오게이트래치회로(12)를포함하며, 여기서상기클록제어전송회로(11)는상기클록신호의제1 클록펄스로트리거되어이전의게이트구동펄스를상기노오게이트래치회로에전송하고(12), 상기노오게이트래치회로(12)로랫칭하며, 상기노오게이트래치회로(12)는상기제1 클록의신호후속적인제2 클록펄스로트리거되어상기게이트구동펄스를출력한다. 상기방식을통해, 상기의게이트구동회로(1)는 CMOS 프로세스에적용될수 있고, 전력소비가낮으며, 잡음여유가넓다.
摘要翻译：在栅极驱动电路1和移位寄存器10中，栅极驱动电路1包括设置有多个级联移位寄存器10的移位寄存器电路10，控制传输电路11和非门闩锁电路12，其中时钟控制传输电路11由时钟信号的第一时钟脉冲触发，以将前一个选通驱动脉冲输出到非选通门电路12。（12）锁存到非门闩锁电路（12），并且非门闩锁电路（12）由第一时钟的后续第二时钟脉冲的信号触发以输出选通驱动脉冲。通过这种方法，栅极驱动电路1可以应用于CMOS工艺，功耗低，噪声容限大。

8. 发明授权

KR101775563B1 인버터, ＮＡＮＤ 게이트 및 ＮＯＲ 게이트 有权
公开(公告)号：KR101775563B1
公开(公告)日：2017-09-07
申请号：KR1020110085561
申请日：2011-08-26
申请人： 한국전자통신연구원 , 건국대학교 산학협력단
发明人： 박상희 , 황치선 , 윤성민 , 오힘찬 , 박기찬 , 임도 , 임홍균 , 오민우 , 김지선 , 피재은 , 김병훈 , 유병곤
IPC分类号： H03K19/094 , H03K19/20
摘要： 본발명은인버터, NAND 게이트및 NOR 게이트에관한것으로서, 게이트에인가되는전압에따라제1 전원전압을출력단자로출력하는제2 박막트랜지스터로이루어지는풀업부; 게이트에인가되는입력신호에따라그라운드전압을출력단자로출력하는제5 박막트랜지스터로이루어지는풀다운부; 및상기입력신호에따라제2 전원전압또는상기그라운드전압을상기제2 박막트랜지스터의게이트에인가하는풀업구동부를포함한다.

9. 发明授权

KR101773111B1 자동 역률 조정 장치 有权
标题翻译：自动功率因数调整装置
公开(公告)号：KR101773111B1
公开(公告)日：2017-08-31
申请号：KR1020160167252
申请日：2016-12-09
申请人： 주식회사 현대에너지
发明人： 방준호 , 이인재 , 노명준 , 천현준 , 버룬바스넷
IPC分类号： H02J3/18 , H03K19/20
CPC分类号： Y02E40/30 , H02J3/1828 , H03K19/20 , Y04S10/22
摘要： 본발명은자동역률조정장치에관한것으로, 해결하고자하는기술적과제는기존의반 자동타이머방식, 수동방식, 자동방식의역률조정기의단점을개선하여저가및 구조가간단하고, 설치및 관리가용이하며, 보다정밀한역률제어가가능하도록하는데있다.일례로, 부하측 부하전압을제1 입력단자로입력받고, 제2 입력단자로상이한레벨로각각설정된기준전압을입력받고, 상기부하전압과상기기준전압의대소비교결과에따라출력단자를통해하이또는로우레벨의전압신호를출력하는다수의비교기; 상기다수의비교기와각각연결되고, 상기비교기로부터각각출력되는전압신호의레벨에따라개폐동작이각각제어되는다수의릴레이; 전력선로사이에서상호병렬연결되고, 상기릴레이의동작에따라개폐동작이제어되는다수의전자접촉기; 및상기전력선로사이에서상기전자접촉기와각각직렬연결된다수의전력용콘덴서를포함하는자동역률조정장치를개시한다.
摘要翻译：本发明涉及自动功率因数调整单元，所要解决的技术问题是成本低，结构简单，易于安装和管理，以改善常规半自动定时器系统，手动方法，自动化方法中的功率因数调整器的缺点和和到一个更准确的功率因数控制是可能的。在一个示例中，在第一输入端子处接收负载侧的负载电压，接收基准电压分别在不同的电平到第二输入端子组，所述负载电压和所述基准电压多个比较器，用于根据幅度和大小的比较结果通过输出端输出高或低电平电压信号; 分别连接到多个比较器的多个继电器，分别根据从比较器输出的电压信号的电平来控制打开和关闭操作; 在电力线之间并联连接的多个电磁接触器，其开闭动作根据继电器的动作进行控制，并且多个电力电容器与电力线之间的电磁接触器串联连接。

10. 发明授权

KR101714337B1 ＸＯＲ 및 ＸＮＯＲ 로직을 위한 회로 및 레이아웃 有权
标题翻译：电路和逻辑逻辑和XOROR逻辑
公开(公告)号：KR101714337B1
公开(公告)日：2017-03-08
申请号：KR1020167032016
申请日：2010-04-19
申请人： 텔라 이노베이션스, 인코포레이티드
发明人： 벡커스코트티
IPC分类号： H03K19/21 , G06F17/50 , H03K19/20
CPC分类号： H03K19/20 , G06F17/5068 , H03K19/215
摘要： 배타적오아회로는제 2 입력노드에의해제어되는패스게이트를포함한다. 패스게이트는그래서제어되는경우제 1 입력노드에존재하는로직상태의버전을출력노드로통과시키도록접속된다. 송신게이트는제 1 입력노드에의해제어된다. 송신게이트는그래서제어되는경우제 2 입력노드에존재하는로직상태의버전을출력노드로통과시키도록접속된다. 풀업로직은제 1 및제 2 입력노드들모두에의해제어된다. 풀업로직은제 1 및제 2 입력노드들이모두하이인경우출력노드를로우로구동하도록접속된다. 배타적노아회로는풀업로직이제 1 및제 2 입력노드들이모두하이인경우출력노드를하이로구동하도록접속된풀다운로직으로대체되는것을제외하고배타적오아회로와유사하게정의된다.
摘要翻译：异或电路包括由第二输入节点控制的传递门。当通过门被控制时，传递门被连接以将存在于第一输入节点的逻辑状态的版本传递到输出节点。传输门由第一输入节点控制。当这样的控制时，传输门被连接以将存在于第二输入节点的逻辑状态的版本传递到输出节点。上拉逻辑由第一和第二输入节点控制。连接上拉逻辑以在第一和第二输入节点都为高电平时将输出节点驱动为低电平。异或电路被定义为类似于异或电路，除了上拉逻辑由下拉逻辑代替，下拉逻辑被连接以在第一和第二输入节点都为高时驱动输出节点为高电平。

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