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1. 发明授权

KR102450784B1 이중-베이스 양극성 접합 트랜지스터의 최적화된 동작을 갖는 회로, 방법 및 시스템 有权
公开(公告)号：KR102450784B1
公开(公告)日：2022-10-05
申请号：KR1020177011835
申请日：2015-11-06
IPC分类号： H03K17/60 , H01L29/74 , H01L29/747 , H01L29/872 , H02M1/08 , H03K17/66

2. 发明授权

KR102441903B1 높은 홀딩 전압을 갖는 SCR 기반의 양방향 ESD 보호소자 有权
公开(公告)号：KR102441903B1
公开(公告)日：2022-09-07
申请号：KR1020210066866
申请日：2021-05-25
IPC分类号： H01L27/02 , H01L29/74
摘要： 높은홀딩전압과양방향특성을갖는 ESD 보호소자가개시된다. 이는종래의 LTDDSCR 구조에서 N웰상에 N+영역및 P웰상에게이트를추가하고, 추가한 N+영역및 게이트를서로전기적으로연결시킴으로써, ESD 전류방전시 게이트에인가된전압에의해기생 PN 다이오드가동작하여 PNP 바이폴라트랜지스터와 NPN 바이폴라트랜지스터의정궤환루프의이득을낮춰높은홀딩전압특성을가질수 있다. 또한, P+교차영역과 N+교차영역을다수교차되도록형성하여단자와연결되도록함으로써바이폴라트랜지스터의이미터전류를감소시켜낮아진전류이득에의해홀딩전압을상승시킬수 있다.

3. 发明授权

KR102406291B1 4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자 有权
公开(公告)号：KR102406291B1
公开(公告)日：2022-06-07
申请号：KR1020210066867
申请日：2021-05-25
IPC分类号： H01L27/02 , H01L29/74
摘要： 감내특성을향상시키고, 높은홀딩전압을갖는 4H-SiC NMOS 기반의양방향정전기방전보호소자가개시된다. 이는종래의 Si 기반의정전기방전보호소자를 4H-SiC 기반의정전기방전보호소자로제작함으로써높은항복전압과전력손실을줄일수 있고, 전력변환장비의크기를줄일수 있으며, 종래도선의제거와제품신뢰성향상효과및 조립요소제거로인한원가절감과안정성을확보할수 있다. 또한, N+교차영역과 P+교차영역을다수교차되도록형성함으로써, NPN 바이폴라트랜지스터의이미터주입효율을감소시켜낮아진전류이득에의해홀딩전압을상승시킬수 있다.

4. 发明授权

KR102369409B1 트리거 디바이스를 갖는 보호 디바이스 및 그 형성 방법 有权
公开(公告)号：KR102369409B1
公开(公告)日：2022-03-02
申请号：KR1020180035646
申请日：2018-03-28
IPC分类号： H01L27/02 , H01L29/74 , H01L27/06
摘要： 반도체디바이스는싸이리스터를구비하는수직형보호디바이스및 기판에배치되는수평형트리거엘리먼트를포함한다. 수평형트리거엘리먼트는수직형보호디바이스를트리거하기위한것이다.

5. 发明公开

KR1020170045040A 이차원 물질을 포함한 반도체 소자 审中-实审
标题翻译：半导体器件包括二维材料
公开(公告)号：KR1020170045040A
公开(公告)日：2017-04-26
申请号：KR1020150144946
申请日：2015-10-16
申请人： 삼성전자주식회사 , 성균관대학교산학협력단
发明人： 김언정 , 김효철 , 노영근 , 박연상 , 정재관 , 이시영 , 이영희
IPC分类号： H01L29/66 , H01L29/10 , H01L29/16 , H01L29/73 , H01L29/74
CPC分类号： H01L29/778 , H01L29/1606 , H01L29/24 , H01L29/242 , H01L29/413 , H01L29/66037 , H01L29/66969 , H01L29/7311 , H01L29/7391 , H01L29/88 , H01L29/882 , H01L29/885 , H01L31/032 , H01L31/1136
摘要： 이차원물질을포함한반도체소자가개시된다. 일실시예에따른반도체소자는기판, 기판상에형성되어있으며제1 영역과이에인접한제2 영역을갖는이차원물질층, 및이차원물질층의제1 및제2 영역과각각접촉하도록형성된소스/드레인전극을포함한다. 여기서, 제1 영역의이차원물질층의표면에흡착된산소의양인제1 산소흡착율과상기제2 영역의이차원물질층의표면에흡착된산소의양인제2 산소흡착율이서로다르다.
摘要翻译：公开了一种包括二维材料的半导体器件。根据一个实施例的半导体器件包括衬底，形成在衬底的第一区域和与其相邻的具有面积材料的第二二维层，并形成为与连接器1个mitje第二区域，并且每个二维材料层，一源极/ 排水电极。这里，第一材料的两个维层的表面上的氧吸附的重新开始2氧吸附速度的量和在西班牙的二维材料层1的第2区域的区域的表面上的氧吸附的氧吸附速度的量是彼此不同的。

6. 发明公开

KR1020130100144A 역-도통 전력 반도체 디바이스 有权
标题翻译：反向导电功率半导体器件
公开(公告)号：KR1020130100144A
公开(公告)日：2013-09-09
申请号：KR1020137007778
申请日：2011-09-29
申请人： 에이비비 슈바이쯔 아게
发明人： 라히모무나프 , 아놀드마르틴 , 스샤스니토마스
IPC分类号： H01L29/74
CPC分类号： H01L29/747 , H01L29/0692 , H01L29/0834 , H01L29/7416 , H01L29/7428 , H01L29/744
摘要： 제1 메인 측면(11), 및 제1 메인 측면(11)에 평행하게 배열되는 제2 메인 측면(15)을 구비한 웨이퍼(10)를 포함하는 역-도통 전력 반도체 디바이스(1)가 제공된다. 본 디바이스는 복수의 다이오드 셀(96)과 복수의 IGCT 셀(91)을 포함하며, IGCT 셀 각각은 제1 및 제2 메인 측면(11, 15) 사이에 다음의 순서의 레이어들: - 캐소드 전극(2), - 제1 도전형의 제1 캐소드 레이어(4), - 제2 도전형의 베이스 레이어(6), - 제1 도전형의 드리프트 레이어(3), - 제1 도전형의 버퍼 레이어(8), - 제2 도전형의 제1 애노드 레이어(5), 및 - 제1 애노드 전극(25)을 포함한다. IGCT 셀(91) 각각은 제1 캐소드 레이어(4)에 횡으로 배열되고 베이스 레이어(6)에 의해 제1 캐소드 레이어(4)로부터 분리되는 게이트 전극(7)을 더 포함한다. 다이오드 셀(96) 각각은 제1 메인 측면(11)에 제2 애노드 전극(28), 제2 도전형의 제2 애노드 레이어(55), 및 제2 메인 측면(15)에 제1 도전형의 제2 캐소드 레이어(45)를 포함하는데, 제2 애노드 전극(28)은 제2 도전형의 제2 애노드 레이어(55)에 접촉되고, 제2 도전형의 제2 애노드 레이어(55)는 드리프트 레이어(3)에 의해 베이스 레이어(6)로부터 분리되며, 제1 도전형의 제2 캐소드 레이어(45)는 제1 애노드 레이어(5)와 교대로 배열된다. 본 디바이스는 적어도 하나의 결합부(99)를 포함하는데, 여기서 다이오드 셀들(96)의 제2 애노드 레이어들(55)은 IGCT 셀들(91)의 제1 캐소드 레이어들(4)과 교호한다.

7. 发明公开

KR1020120103655A 전력 반도체 디바이스 有权
公开(公告)号：KR1020120103655A
公开(公告)日：2012-09-19
申请号：KR1020127016187
申请日：2010-12-14
申请人： 에이비비 슈바이쯔 아게
发明人： 라히모무나프
IPC分类号： H01L29/10 , H01L29/74 , H01L29/744 , H01L29/08
CPC分类号： H01L29/74 , H01L29/0839 , H01L29/102 , H01L29/744 , H01L2924/13023
摘要： 4 층 구조 npnp 구조 및 캐소드 측 (11) 과 캐소드 측 (11) 과 반대편에 배치된 애노드 측 (12) 을 갖는 전력 반도체 디바이스 (1) 는 게이트 전극 (4) 을 통하여 턴오프될 수 있다. 층들은 캐소드 측 (11) 의 캐소드 전극 (2) 과 애노드 측 (12) 의 애노드 전극 (3) 사이에서: 측방향 에지에 의해 둘러싸인 중심 영역을 갖는 제 1 도전형의 캐소드 층 (5) 으로서, 캐소드 층 (5) 은 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 캐소드 층 (5), 제 2 도전형의 베이스 층 (6), 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층 (7), 및 애노드 전극 (3) 과 전기적으로 접촉하는 제 2 도전형의 애노드 층 (8) 의 순서로 배치된다. 게이트 전극 (4) 은 캐소드 전극 (2) 에 대해 측방향으로 캐소드 측 (11) 에 배치되며 게이트 전극 (4) 은 베이스 층 (6) 과 전기적으로 접촉한다. 베이스 층 (6) 은 캐소드 층 (5) 의 중심 영역과 접촉하는 적어도 하나의 제 1 층 (61) 을 연속층으로서 포함한다. 상기 캐소드 층 (5) 의 측방향 에지와 상기 베이스 층 (6) 사이의 접합에서의 저항이 감소되는 저항 감소 층 (10, 10´, 10˝) 은 제 1 층 (61) 과, 캐소드 측 (11) 의 캐소드 층 사이에 배치되며, 캐소드 층 (5) 의 측방향 에지를 커버하며, 저항 감소 층 (10, 10´, 10˝) 은 제 2 도전형 (10´) 으로 이루어지고 제 1 층 (61) 보다 높은 도핑 농도를 갖거나 제 1 도전형 (10˝) 으로 이루어지고 캐소드 층 (5) 보다 낮은 도핑 농도를 갖지만 드리프트 층 (7) 보다 높은 도핑 농도를 갖는다.

8. 发明授权

KR101061635B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101061635B1
公开(公告)日：2011-09-01
申请号：KR1020097021749
申请日：2007-05-24
申请人： 도시바 미쓰비시덴키 산교시스템 가부시키가이샤
发明人： 후지모토다카후미
IPC分类号： H01L29/74 , H02M1/08
CPC分类号： G02B6/4295 , G02B6/4249 , H01L31/1113
摘要： 광 게이트 신호(L1~Ln)에 의해 점호되는 광 직접 점호 사이리스터(11~1n)와, 상기 광 직접 점호 사이리스터(11~1n)에 접속되고, 상기 광 게이트 신호(L1~Ln)를 전송하기 위한 제 1 광 파이버(21a~2na)와, 상기 제 1 광 파이버(21a~2na)를 연장하기 위한 제 2 광 파이버(21b~2nb)와, 상기 제 1 광 파이버(21a~2na)와 상기 제 2 광 파이버(21b~2nb)를 접속하고, 상기 제 2 광 파이버(21b~2nb)로부터 출력되는 상기 광 게이트 신호(L1~Ln)를 상기 제 1 광 파이버(21a~2na)에 입력하는 광 파이버간 중계 수단(51~5n)을 구비한 반도체 장치.
摘要翻译：并且由光直接栅极晶闸管11至1n连接并且由光栅极信号L1至Ln驱动并且用于传送光栅极信号L1至Ln的光直接下降晶闸管11至1n，用于延伸第一光纤21a至2na和第一光纤21a至2na的第一光纤21a至2na和第二光纤21b至2nb，光纤21b至2nb被连接，并且从第二光纤21b至2nb输出的光门信号L1至Ln被输入到第一光纤21a至2na 和中继装置（51至5n）。

9. 发明授权

KR100934829B1 사이리스터 및 그 제조방법 失效
标题翻译： 사이리스터및그제조방법
公开(公告)号：KR100934829B1
公开(公告)日：2009-12-31
申请号：KR1020080014100
申请日：2008-02-15
申请人： 에스케이하이닉스 주식회사
发明人： 장명식
IPC分类号： H01L29/74
摘要： A thyristor and a manufacturing method thereof are provided to reduce a dimension of a semiconductor device and to simplify a manufacturing process by using a thyristor manufactured by a P+ poly gate DRAM cell process. A plurality of isolation films(106) is formed on a top part of a P-type sub substrate(102), and defines an N-type well(104), an anode region, and a cathode region. A P-type polysilicon(114) and a gate material layer are successively deposited and etched on a whole surface of the cathode region. A gate(120) in which one side of the P-type polysilicon is exposed is formed. An ion layer is formed on a top part of the anode region. A spacer film(122) is deposited and etched on a whole surface of the ion layer and the gate of the cathode region. An N-type polysilicon(130) is connected to the exposed P-type polysilicon and the exposed gate material layer.
摘要翻译：提供晶闸管及其制造方法，以通过使用由P +多晶硅栅DRAM单元工艺制造的晶闸管来减小半导体器件的尺寸并且简化制造工艺。多个隔离膜（106）形成在P型子衬底（102）的顶部上，并且限定N型阱（104），阳极区域和阴极区域。 P型多晶硅（114）和栅极材料层被连续沉积并蚀刻在阴极区域的整个表面上。形成其中暴露P型多晶硅的一侧的栅极（120）。离子层形成在阳极区域的顶部。在离子层的整个表面和阴极区域的栅极上沉积并蚀刻隔离膜（122）。 N型多晶硅（130）连接到暴露的P型多晶硅和暴露的栅极材料层。

10. 发明授权

KR100742520B1 발광 사이리스터 매트릭스 어레이 有权
标题翻译： 발광사이리스터매트릭스어레이
公开(公告)号：KR100742520B1
公开(公告)日：2007-08-02
申请号：KR1020017012424
申请日：2001-01-30
申请人： 후지제롯쿠스 가부시끼가이샤
发明人： 오흐추카순수케 , 쿠수다유키히사 , 오노세이지 , 아리마타카히사 , 사이토우히데아키 , 쿠로다야수나오
IPC分类号： H01L29/74
CPC分类号： H01L27/153 , H01L33/0016
摘要： The light-emitting thyristor matrix array may be provided in which wiring are crossed without being electrically connected to each other. An array of three-terminal light-emitting thyristors in which a substrate is used as a common cathode or anode is divided into blocks n by n (n is an integer>/=2), gates of n light-emitting thyristors included in each block are separately connected to n gate-selecting lines, and anodes or cathodes of n light-emitting thyristors included in each block are commonly connected to one terminal, respectively.
摘要翻译：可以提供发光闸流晶体管矩阵阵列，其中布线交叉而不彼此电连接。其中基板被用作公共阴极或阳极的三端子发光晶闸管的阵列被划分为n×n的块（n是> / = 2的整数），每个中包括的n个发光晶闸管的栅极块分别连接到n个选通线，并且包括在每个块中的n个发光晶闸管的阳极或阴极分别共同连接到一个端子。＆lt;图像＆GT;

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