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1. 发明授权

KR101690728B1 출력 장치 및 시험 장치 有权
标题翻译：输出装置和测试装置
公开(公告)号：KR101690728B1
公开(公告)日：2016-12-29
申请号：KR1020100124782
申请日：2010-12-08
申请人： 가부시키가이샤 어드밴티스트
发明人： 쿠라모치,야수히데
IPC分类号： H03M1/66 , H03M1/10 , H03M1/74 , H03M1/12
CPC分类号： H03M1/1061 , H03M1/745
摘要： (과제) 신호를양호한정밀도로출력한다. (해결수단) 복수의전류원과, 복수의전류원의각각에대응하여설치되어, 입력데이터에따라대응하는전류원에흐르는전류를출력단에흘리는지여부를스위칭하는복수의스위칭부와, 복수의전류원의각각에대응하여설치되어, 대응하는전류원에흐르는전류를지정하는지정전압을유지하는복수의유지부와, 복수의유지부의각각이유지해야할 지정전압을순차적으로발생하는설정용 DAC와, 설정용 DAC에의해순차적으로발생되는지정전압을복수의유지부중 대응하는유지부에순차적으로스위칭하여공급하는공급부를포함하는출력장치를제공한다.
摘要翻译：提供了一种包括多个电流源的输出装置; 多个保持部分，分别对应于电流源，并且每个保持指定电流指定流过对应的电流源的电流; 设置DAC，其顺序地产生要由每个保持部保持的指定电压; 以及供应部，其在相应的保持部中顺序地切换由所述设定DAC产生的指定电压的供给。

2. 发明公开

KR1020110001226A 반도체 집적회로 失效
标题翻译：半导体集成电路
公开(公告)号：KR1020110001226A
公开(公告)日：2011-01-06
申请号：KR1020090058649
申请日：2009-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 이동욱
IPC分类号： G05F1/56 , G05F1/10
CPC分类号： H03M1/745
摘要： PURPOSE: A semiconductor integrated circuit is provided to improve the stability of operation by supplying a reference voltage as a digital method. CONSTITUTION: A reference voltage generation block(200) generates a first reference voltage. The reference voltage generation block generates a digital code. The digital code corresponds to the level of the first reference voltage. The circuit block(500-1~500-N) changes a digital code into the second reference voltage. The circuit block uses the second reference level voltage for the operation of an IC. A transmission line(600) is connected between the reference voltage generation block and the circuit block and transmits a digital code.
摘要翻译：目的：提供半导体集成电路，通过提供参考电压作为数字方式来提高操作的稳定性。构成：参考电压产生块（200）产生第一参考电压。参考电压产生块产生数字码。数字代码对应于第一参考电压的电平。电路块（500-1〜500-N）将数字代码改变为第二参考电压。电路块使用第二参考电平电压来操作IC。传输线（600）连接在参考电压产生块和电路块之间并发送数字码。

3. 发明公开

KR1020090056893A 차동 구동 회로 및 통신 장치 无效
标题翻译：差分驱动电路和通信设备
公开(公告)号：KR1020090056893A
公开(公告)日：2009-06-03
申请号：KR1020080119522
申请日：2008-11-28
申请人： 소니 주식회사
发明人： 기꾸찌히데까즈 , 이찌무라겐 , 오자와미호
IPC分类号： H03K19/0175 , H04L25/02
CPC分类号： H03K19/018528 , H03F3/45179 , H03F3/45224 , H03K19/018585 , H03M1/0604 , H03M1/0682 , H03M1/745 , H04L25/0276 , H04L25/0282
摘要： A differential driving circuit and a communication device are provided to output a differential signal without a common mode element even though a current characteristic of a gate voltage-drain current of a transistor is nonlinear or different from the characteristic of the other transistor. A differential driving circuit(2) includes at least first or second driving system. The first driving system includes a first conductive type first field effect transistor, a first conductive type second field effect transistor, first and second resistors, and first and second circuits(21,22). The first and second circuits control a source voltage of the second field effect transistor to be identical to the first and second driving target voltages. The first and second field effect transistors include the source connected to the power supply potential source through the first and second resistors. The second driving system includes a second conductive type third field effect transistor, a second conductive type fourth field effect transistor, third and fourth resistors, and third and fourth circuits. A common mode voltage is driven to form a constant differential signal in both ends of the load resistor.
摘要翻译：即使晶体管的栅极电压 - 漏极电流的电流特性是非线性的或与其他晶体管的特性不同，也提供差分驱动电路和通信装置以输出没有共模元件的差分信号。差分驱动电路（2）至少包括第一或第二驱动系统。第一驱动系统包括第一导电型第一场效应晶体管，第一导电型第二场效应晶体管，第一和第二电阻器以及第一和第二电路（21,22）。第一和第二电路将第二场效应晶体管的源极电压控制为与第一和第二驱动目标电压相同。第一和第二场效应晶体管包括通过第一和第二电阻连接到电源电位源的源极。第二驱动系统包括第二导电型第三场效应晶体管，第二导电型第四场效应晶体管，第三和第四电阻器，以及第三和第四电路。驱动共模电压，在负载电阻的两端形成恒定的差分信号。

4. 发明公开

KR1020090043736A 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조 无效
标题翻译：用于校正混合数字到模拟转换器的延迟时间的电路结构
公开(公告)号：KR1020090043736A
公开(公告)日：2009-05-07
申请号：KR1020070109457
申请日：2007-10-30
申请人： 인하대학교 산학협력단
发明人： 윤광섭 , 서성욱
IPC分类号： H03M1/66
CPC分类号： H03M1/0602 , H03M1/745
摘要： 본 발명은, 이진 가중치(Binary weight) 구조 및 온도계 디코더(Thermometer decoder) 구조가 혼합된 전류 구동 방식의 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조에 관한 것으로서, 지연시간 보정기의 제어 전압을 생성하는 제어 전압 생성기; 및 상기 제어 전압 생성기에서 생성된 제어 전압에 의하여 전류량을 조절함으로써 지연시간을 보정하는 지연시간 보정기; 를 포함한다.
본 발명에 따르면, 혼합형 디지털 아날로그 변환기에서 발생하는 지연시간을 지연시간 보정회로 구조를 이용하여 보상함으로써 디지털 아날로그 변환기의 SFDR, SNDR 등의 동적 성능을 향상시키고 유효 비트를 향상시킬 수 있는 효과가 있다.
혼합형 디지털 아날로그 변환기, 이진 가중치 구조, 온도계 디코더 구조, 지연시간 보정회로, 제어 전압, SFDR

5. 发明授权

KR100872921B1 유기 ＥＬ 구동 회로 및 유기 ＥＬ 표시 장치 失效
标题翻译：有机EL驱动电路和有机EL显示设备
公开(公告)号：KR100872921B1
公开(公告)日：2008-12-08
申请号：KR1020077008233
申请日：2005-10-07
申请人： 로무 가부시키가이샤
发明人： 마에데,준 , 후지사와,마사노리
IPC分类号： G09G3/30 , G09G3/32 , G09G3/20 , H05B33/12
CPC分类号： G09G3/3216 , G09G3/3283 , G09G2310/0251 , G09G2310/027 , G09G2320/043 , H03M1/745
摘要： 본 발명의 과제는, D/A 변환 회로의 비교적 높은 내압의 트랜지스터의 출력 전류의 저하에 의한 유기 EL 패널의 표시 화면의 소부를 방지할 수 있는 유기 EL 표시 장치를 제공하는 것에 있다. 본 발명은, 커런트 미러 회로 구성의 D/A(1)의 출력측과 D/A의 출력 단자(10a) 사이에 비교적 높은 내압의 트랜지스터(Q
1 , Q
2 )를 복수개 직렬로 설치하고, 커런트 미러 회로를 구성하는 D/A의 출력측 트랜지스터(T
Nb ∼T
Nn )를 내압이 낮은 트랜지스터로 구성하여 D/A의 소정의 출력 단자에 아날로그 변환 전류를 얻는 것이다. 이에 의해, D/A의 출력측 트랜지스터를 입력측 트랜지스터와 마찬가지로 내압이 낮은 소자로 할 수 있어, D/A의 전유 면적을 저감할 수 있다.
D/A 변환 회로, 커런트 미러 회로, 트랜지스터, 직렬 회로, 레지스터, 컨트롤 회로

6. 发明公开

KR1020080041275A Ｄ/Ａ 변환 회로, 유기 ＥＬ 구동 회로 및 유기 ＥＬ 표시장치 无效
标题翻译： D / A转换电路，有机EL驱动电路和有机EL显示器件
公开(公告)号：KR1020080041275A
公开(公告)日：2008-05-09
申请号：KR1020087007188
申请日：2006-09-26
申请人： 로무 가부시키가이샤
发明人： 마뚜모또,고우이찌 , 아베,신이찌 , 시마다,유지
IPC分类号： G09G3/30 , G09G3/20 , H03M1/68 , H01L51/50
CPC分类号： H03M1/68 , G09G3/3241 , G09G3/3283 , G09G2300/0842 , G09G2310/027 , G09G2310/0272 , G09G2320/0233 , G09G2320/0673 , H03M1/745 , H01L2924/14253
摘要： A D/A conversion circuit (current switching type D/A conversion circuit) formed by a current mirror circuit includes: a first current mirror circuit (110) for performing D/A conversion for most significant (n-m) digits of n-bit data to be converted; and a load current circuit block or a second current mirror (111) for performing D/A conversion of the least significant m digits. Furthermore, the load current circuit block or the second current mirror circuit (111) is longitudinally connected to the upstream or downstream of a separate output side transistor (TNb) which is different from the output side transistor for performing D/A conversion in the first current mirror circuit (110), so that current flowing into the separate output side transistor (TNb) is fed as a diverted current to the load current circuit block or the second current mirror (111) corresponding to the digit weight of the least significant m digits and the diverted current is extracted as analog conversion current of the least significant m digits to the output of the D/A conversion circuit.
摘要翻译：由电流镜电路形成的AD / A转换电路（电流开关型D / A转换电路）包括：用于对n比特数据的最高有效（nm）数位执行D / A转换的第一电流镜电路（110）被转换以及用于对所述最低有效m位执行D / A转换的负载电流电路块或第二电流镜（111）。此外，负载电流电路块或第二电流镜电路（111）纵向连接到与用于在第一个中执行D / A转换的输出侧晶体管不同的单独的输出侧晶体管（TNb）的上游或下游电流镜电路（110），使得流入分离的输出侧晶体管（TNb）的电流作为转向电流馈送到对应于最小有效m的数字权重的负载电流电路块或第二电流镜数字，并且转向电流被提取为D / A转换电路的输出的最低有效m位的模拟转换电流。

7. 发明授权

KR100582629B1 스위치 드라이버 회로 有权
标题翻译：开关驱动电路
公开(公告)号：KR100582629B1
公开(公告)日：2006-05-24
申请号：KR1020000066331
申请日：2000-11-09
申请人： 후지쯔 가부시끼가이샤
发明人： 데딕이안주소
IPC分类号： H03K3/00
CPC分类号： H03K17/04106 , H03K17/6872 , H03M1/745
摘要： 제1 및 제2 출력 노드(ON1, ON2)를 포함하는 스위치 드라이버 회로(10)가 개시된다. 이 회로(10)는, 상기 제1 및 제2 출력 노드(ON1, ON2)에 접속되며, 상기 제1 출력 노드(ON1)에서 상기 제2 출력 노드(ON2)로의 제1 방향, 또는 상기 제2 출력 노드(ON2)에서 상기 제1 출력 노드(ON1)로의 제2 방향을 따라 전류가 흐르도록 하는 전류 경로를 제공하는 전류-전압 변환 회로(32)를 더 포함한다. 이 회로(10)가 사용 중일 때, 전류 흐름의 크기 및 방향에 종속하는, 상기 제1 출력 노드(ON1)및 제2 출력 노드(ON2) 간의 전위차가 생성된다. 이 회로(10)는, 상기 제1 및 제2 출력 노드(ON1, ON2)와 접속되며, 인가된 제어 신호에 따라(IN, INB), 사전 선택된 크기의 전류가 상기 전류 경로를 통해 상기 제1 방향으로 흐르는 제1 상태에서, 상기 사전 선택된 크기와 실질적으로 동일한 크기의 전류가 상기 전류 경로를 통해 상기 제2 방향으로 흐르는 제2 상태로 스위칭될 수 있는 스위칭 회로(16, 22)를 더 포함한다. 전류-전압 변환 회로(32)의 전류-전압 특성은 상기 제1 및 제2 상태에서 각각 생성된 상기 전위차들이 실질적으로 동일하지만 반대 극성이 된다.
디지털-아날로그 변환기, 스위칭 회로, 전류-전압 변환 회로, PMOS FET, NMOS FET, 캐스코드 트랜지스터(cascode transistor)

8. 发明公开

KR1020050056630A 차동 스위칭 회로 및 디지털 아날로그 변환기 失效
标题翻译：差分开关电路和数字到模拟转换器
公开(公告)号：KR1020050056630A
公开(公告)日：2005-06-16
申请号：KR1020030089670
申请日：2003-12-10
申请人： 삼성전자주식회사
发明人： 구형완
IPC分类号： H03K3/011
CPC分类号： H03K17/04106 , H03M1/685 , H03M1/687 , H03M1/745 , H03M1/747
摘要： 출력임피던스를 개선시킨 차동 스위칭 회로를 개시한다. 본 발명의 회로는 제1출력노드와 공통노드 사이에 제1트랜지스터를 연결하고, 제2출력노드와 상기 공통노드 사이에 제2트랜지스터를 연결한다. 스위칭 구동부는 입력 데이터신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위한 제1 및 제2 구동신호를 발생한다. 상기 제1 또는 제2트랜지스터의 턴온 동작시 상기 제1 또는 제2구동신호의 전압레벨은 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작하도록 유지된다. 따라서, 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작되므로 출력임피던스가 개선된다.

9. 发明公开

KR1020050049336A 전류 생성 회로, 전류 생성 회로의 구동 방법, 전기 광학장치 및 전자 기기 有权
标题翻译：电流发生电路，驱动电流发生电路的方法，电光装置和电子装置
公开(公告)号：KR1020050049336A
公开(公告)日：2005-05-25
申请号：KR1020040080686
申请日：2004-10-09
申请人： 세이코 엡슨 가부시키가이샤
发明人： 가사이도시유키
IPC分类号： G09G3/30
CPC分类号： G09G3/3283 , G09G2310/027 , G09G2320/0233 , H03M1/0604 , H03M1/745
摘要： 본 발명은 전류 생성 회로를 구성하는 구동 소자의 임계 전압 Vth에 의존한 데이터 전류의 편차를 억제하는 것을 과제로 한다.
전류 출력부(41a)는 구동 소자(DR)와 스위칭 소자(SW)가 직렬 접속된 회로계를 입력 데이터의 비트수 만큼 갖는다. 구동 소자(DR)의 각각의 게이트는 제 1 노드(N1)에 공통 접속되어 있다. 전류 출력부(41a)는 노드(N1)의 전압(V1)이 구동 전압으로 설정되어 있는 상태에서 구동 소자(DR) 각각의 채널을 흐르는 전류를 합류시킨 데이터 전류(Idata)를 출력한다. 게이트 전압 생성부(41b)는 구동 소자(DR)의 적어도 하나를 다이오드 접속함으로써, 노드(N1)의 전압(V1)을 Vth에 따른 오프셋(offset) 전압으로 설정한다. 그와 동시에, 게이트 전압 생성부(41b)는 노드(N1)과 용량 결합한 단자에 공급되는 전압(Vref)을 변화시킴으로써, 전압(V1)을 오프셋 전압을 기준으로 한 구동 전압으로 설정한다.

10. 发明授权

KR100491296B1 표시장치 및 전자기기 有权
标题翻译：显示设备和电子设备
公开(公告)号：KR100491296B1
公开(公告)日：2005-05-24
申请号：KR1020007006463
申请日：1999-10-12
申请人： 세이코 엡슨 가부시키가이샤
发明人： 오자와토쿠로
IPC分类号： G09G3/22
CPC分类号： G09G3/2011 , G09G3/30 , G09G3/3233 , G09G3/3258 , G09G3/3283 , G09G2300/0417 , G09G2300/0842 , G09G2310/027 , G09G2310/066 , H03M1/745
摘要： 매트릭스 형상으로 형성된 복수의 화소 내에 각각 포함되는 전류구동형의 복수의 발광수단(14)과, 각각의 라이트에미팅 폴리머소자가 발광하기 위하여, 데이타라인 (6)과 TFT(13)를 통하여 디지털 데이타 신호(Sg
a , Sg
b , Sg
c )에 포함되는 디지털 값에 대응한 전류값을 가지는 전류를 가산함으로써, 변환된 아날로그 데이타 신호로, 각각의 라이트에미팅 폴리머(14)를 공급하기 위한 구동수단으로 구성되어 있는 디스플레이 장치.

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