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1. 发明授权

KR101203605B1 고속 동작을 위한 플립플롭 有权
标题翻译： FLIP-FLOP高速操作
公开(公告)号：KR101203605B1
公开(公告)日：2012-11-23
申请号：KR1020060070387
申请日：2006-07-26
申请人： 삼성전자주식회사
发明人： 김민수 , 공배선
IPC分类号： H03K3/356
CPC分类号： H03K3/356121 , H03K3/356147 , H03K3/356191
摘要： 플립플롭은, 클럭 신호와 제1 신호를 입력받고, 상기 클럭 신호가 활성 레벨로 천이할 때 상기 제1 및 제2 출력 신호들을 제1 레벨로 천이시키는 제1 회로, 그리고 제1 및 제2 출력 신호들이 상기 제1 레벨로 천이한 후 상기 제1 신호를 상기 제1 레벨로 천이시키는 제2 회로를 포함한다. 상기 제1 회로는, 상기 클럭 신호가 상기 활성 레벨이고, 상기 제1 신호가 상기 제1 레벨일 때 제1 및 제2 입력 단자들을 통해 입력되는 제 1 및 제2 입력 신호들을 상기 제1 및 제2 출력 신호들로써 출력한다. 본 발명의 플립플롭은 클럭 신호에 동기해서 제1 및 제2 출력 신호들을 제1 레벨로 출력하므로 라이징 천이 속도가 향상된다.

2. 发明授权

KR100696959B1 플립플롭회로 失效
标题翻译： FLIPFLOP电路
公开(公告)号：KR100696959B1
公开(公告)日：2007-03-20
申请号：KR1020060038715
申请日：2006-04-28
申请人： 에스케이하이닉스 주식회사
发明人： 도창호 , 이지은
IPC分类号： H03K3/356 , G11C5/02 , G11C5/06
CPC分类号： H03K3/356147 , H03K3/0375
摘要： A flip flop circuit is provided to improve transfer characteristics of a latch input signal by reducing load on both nodes as centering an inverter. A first inverter(INV1) inverts a signal of a first node and transfers the inverted signal to a second node. A second inverter(INV2) feeds a signal of the second node back to the first node. The second inverter includes a first PMOS transistor(P3) and a first NMOS transistor(N3) inputting the signal of the second node through a gate, a second PMOS transistor(P2) connected to the first PMOS transistor, receiving a first voltage through a gate and having a longer length than the length of the first PMOS transistor, and a second NMOS transistor(N2) connected to the first NMOS transistor, receiving a second voltage as a gate input and having a longer length than the length the first NMOS transistor.
摘要翻译：提供了一种触发器电路，以通过减小两个节点上的负载来改善锁存器输入信号的传输特性，以使逆变器居中。第一反相器（INV1）将第一节点的信号反相并将反相信号传送到第二节点。第二反相器（INV2）将第二节点的信号反馈回第一节点。第二反相器包括第一PMOS晶体管（P3）和通过栅极输入第二节点的信号的第一NMOS晶体管（N3），连接到第一PMOS晶体管的第二PMOS晶体管（P2），通过第一PMOS晶体管栅极并且具有比第一PMOS晶体管的长度更长的长度，以及连接到第一NMOS晶体管的第二NMOS晶体管（N2），接收第二电压作为栅极输入并且具有比第一NMOS晶体管的长度更长的长度。

3. 发明公开

KR1020050051314A 레벨 시프터 失效
公开(公告)号：KR1020050051314A
公开(公告)日：2005-06-01
申请号：KR1020030085082
申请日：2003-11-27
申请人： 삼성에스디아이 주식회사
发明人： 박용성 , 김양완
IPC分类号： G11C19/00
CPC分类号： H03K3/356113 , G09G3/3674 , G09G2310/0289 , H03K3/356147
摘要： 본 발명은 레벨 시프터에 관한 것이다.
본 발명에 따른 레벨 시프터는 인가되는 제1 입력 신호에 따라 동작하며 제1 주전극에 제2 입력 신호가 공급되는 제1 트랜지스터, 인가되는 제2 입력 신호에 따라 동작하며 제1 주전극에 제1 입력 신호가 공급되는 제2 트랜지스터, 제1 주전극이 상기 제1 트랜지스터의 제2 주전극에 연결되어 있으며 상기 제2 트랜지스터로부터 출력되는 신호에 따라 동작하는 제3 트랜지스터, 제1 주전극이 상기 제2 트랜지스터의 제2 주전극에 연결되어 있으며 상기 제1 트랜지스터로부터 출력되는 신호에 따라 동작하는 제4 트랜지스터를 포함한다. 따라서, 제1 트랜지스터 또는 제2 트랜지스터가 오프시에도 오프 전류가 출력 신호가 출력되는 방향으로 흐름으로써, 전력 소비를 최소화시킬 수 있다.

4. 发明授权

KR1019940007003B1 프로그래머블형 논리장치 및 그 장치에 사용되는 기억회로 失效
标题翻译：可编程逻辑器件和存储电路
公开(公告)号：KR1019940007003B1
公开(公告)日：1994-08-03
申请号：KR1019900013629
申请日：1990-08-31
申请人： 가부시끼가이샤 도시바
发明人： 사에키유키히로 , 시게마츠도모히사
IPC分类号： H03K19/177
CPC分类号： H03K19/1776 , H03K3/037 , H03K3/356147 , H03K17/04106 , H03K17/693 , H03K19/17704 , H03K19/17736 , H03K19/1778
摘要： 내용 없음.

5. 发明公开

KR1020080084125A 반도체 집적회로의 플립 플롭 失效
标题翻译：半导体集成电路的FLIP FLOP
公开(公告)号：KR1020080084125A
公开(公告)日：2008-09-19
申请号：KR1020070025358
申请日：2007-03-15
申请人： 에스케이하이닉스 주식회사
发明人： 변상연 , 김경훈
IPC分类号： H03K3/356 , H03K3/037
CPC分类号： H03K3/356147 , H03K3/012 , H03K3/0375
摘要： A flip-flop of a semiconductor integrated circuit is provided to secure lower power consumption and a fast flip-flop operation if a clock is a high frequency. A flip-flop of a semiconductor integrated circuit includes a first transfer unit(200), a first latching unit(220), a second transfer unit(240), a second latching unit(260), a control signal generation unit(290), and a reset unit(280). The firs transfer unit transfers an input signal in response to a first edge of a clock. The first latching unit latches an output signal of the first transfer unit in response to a control signal corresponding to the frequency information of the clock. The second transfer unit transfers an output signal of the first latching unit in response to a second edge of the clock. The second latching unit latches an output signal of the second transfer unit in response to the control signal. The control signal generation unit generates the control signal in response to a frequency information signal corresponding to the frequency of the clock. The reset unit resets the flip-flop.
摘要翻译：提供半导体集成电路的触发器以确保较低的功耗和如果时钟是高频率的快速触发器操作。半导体集成电路的触发器包括第一传送单元（200），第一锁存单元（220），第二传送单元（240），第二锁存单元（260），控制信号生成单元（290），和复位单元（280）。第一传送单元响应于时钟的第一边缘传送输入信号。响应于与时钟的频率信息对应的控制信号，第一锁存单元锁存第一传送单元的输出信号。第二传送单元响应于时钟的第二边缘传送第一锁存单元的输出信号。第二锁存单元响应于控制信号锁存第二传送单元的输出信号。控制信号生成单元响应于与时钟的频率对应的频率信息信号来生成控制信号。复位单元复位触发器。

6. 发明授权

KR100639741B1 레벨 변환 회로 失效
标题翻译：电平转换器电路
公开(公告)号：KR100639741B1
公开(公告)日：2006-10-31
申请号：KR1020047000337
申请日：2002-07-10
申请人： 산요덴키가부시키가이샤
发明人： 노구찌유끼히로 , 마쯔모또쇼이찌로
IPC分类号： H03K19/0185
CPC分类号： H03K19/01855 , G09G3/3208 , G09G3/3648 , G09G2310/0289 , H03K3/356113 , H03K3/356147 , H03K19/018521
摘要： The source of a p-channel MOSFET of a level conversion unit is connected to a supply terminal which receives supply voltage VDD. The drain is connected to an output node NO and the gate is connected to an input node I 2 . The source of a n-channel MOSFET is connected to an input node I 2 , the drain is connected to the output node NO and the gate is connected to the supply terminal which receives the supply voltage VDD. Input signals CLK 1 and CLK 2 change complementarily and difference of voltage between the high level and low level of the signals is smaller than difference between the supply voltage VDD and the ground voltage.

7. 发明公开

KR1020060038613A 반도체 장치의 레벨시프트 회로 失效
标题翻译：电平转换电路
公开(公告)号：KR1020060038613A
公开(公告)日：2006-05-04
申请号：KR1020040087708
申请日：2004-10-30
申请人： 에스케이하이닉스 주식회사
发明人： 강희복 , 안진홍
IPC分类号： G11C5/14
CPC分类号： H03K3/356113 , H03K3/356147 , H03K19/0185
摘要： A level shifter for use in a semiconductor device, includes: a first transferring unit for transferring an input signal to an inverted output node in response to a negative voltage; a second transferring unit for supplying a power supply voltage to an output node in response to the input signal; and a third transferring unit coupled to the inverted output node and the output node for supplying the negative voltage to the output node in response to an output of the first transferring unit.
摘要翻译：本发明显著减少比现有技术的开关电流，以提供其稳定电平，即使在低电压偏移输出电平移位器中，输入信号是本发明要被输入到摆动到电源电压的用于此目的的电平与接地电压在电平移位器，并输出该电平移位的电源电压的输出信号摆幅和第一传动装置的负电压电平装置，用于发送所述第一水平和在副输出端子输入的信号的第二电平; 第二传送装置，用于响应于输入信号的第一电平将电源电压传送到正输出端子; 以及第三发送装置，用于响应于传送到负输出端的输入信号的第二电平，将负电压传送到正输出端。

8. 发明授权

KR100397880B1 디지털 회로 失效
标题翻译： 디지털회로
公开(公告)号：KR100397880B1
公开(公告)日：2003-09-17
申请号：KR1020017003070
申请日：1999-09-01
申请人： 인피니언 테크놀로지스 아게
发明人： 레,토아이-타이
IPC分类号： H03K19/00
CPC分类号： H03K3/356147 , H03K3/012 , H03K3/037
摘要： A digital circuit is described which has an input for supplying an input signal through a switching element and an activation input by which it can be switched to an activated or deactivated state. The circuit also contains a first output supplying in a non-inverted manner in the activated state the level of the input signal immediately before switching the switching element to a non-conducting state and a second output supplying in an inverted manner the level of the input signal immediately before switching the switching element to the non-conducting state. In the deactivated state, it furnishes a first logical level to both outputs. The circuit also has a logical unit that is connected to both outputs on the input side and to a control connection of the switching element on the output side. The logical unit switches the switching element to a conductive state, when the first logical level is applied on both outputs. It switches the switch element to a non-conducting state, when a second logical level is applied one of the outputs.
摘要翻译：描述了一种数字电路，其具有用于通过开关元件提供输入信号的输入和用于将其切换到激活或去激活状态的激活输入。该电路还包含第一输出端，该第一输出端在激活状态下以非反相方式提供紧接在将开关元件切换到非导通状态之前的输入信号的电平，并且第二输出端以反相方式提供输入的电平在将开关元件切换到非导通状态之前立即发出信号。在停用状态下，它为两个输出提供第一个逻辑电平。该电路还具有一个逻辑单元，该逻辑单元连接到输入侧的两个输出和输出侧的开关元件的控制连接。当第一逻辑电平被施加到两个输出时，逻辑单元将开关元件切换到导通状态。当第二逻辑电平被施加其中一个输出时，它将开关元件切换到非导通状态。

9. 发明授权

KR100228453B1 레벨 변환 회로 失效
标题翻译：电平转换电路
公开(公告)号：KR100228453B1
公开(公告)日：1999-11-01
申请号：KR1019950024392
申请日：1995-08-08
申请人： 가부시끼가이샤 도시바
发明人： 오쯔가노부아끼
IPC分类号： G11C16/06
CPC分类号： G11C16/08 , G11C16/12 , H03K3/356147
摘要： 부(-) 게이트 소거형 플래시메모리에서의 로우 디코드 회로에 이용하기에 적합한 레벨 변환 회로를 제공하는 것을 목적으로 한다.
2개의 반전 회로의 입력단과 출력단끼리를 접속하여 래치회로를 형성하고, 이들 입출력단의 접속점 N1, N2와 접지점간에 각각 2개의 N 채널형 MOS 트랜지스터(Q16,Q15 및 Q18,Q17)를 직렬 접속하고 있다. 각 반전회로를 전위 V
H 와 V
L 사이의 전압으로 동작한다. 접지점 측의 트랜지스터 Q16, Q18에는 고레벨이 전원 Vcc이고, 저레벨이 전위 V
L 인 제어신호 ERS를 공급하고, 접속점 N1, N2측의 트랜지스터 Q15, Q17에는 서로 반전 관계가 있는 입력신호 IN, /IN을 공급한다. 상기 접속점 N1, N2의 적어도 한쪽에서 출력신호/OUT, OUT를 얻는 것을 특징으로 한다. "H"레벨 측과 "L"레벨 측의 레벨 변환을 1단으로 실현할 수 있고, 입력 신호의 래치 동작도 가능하다.

10. 发明授权

KR100134025B1 자동증폭회로 失效
标题翻译：差分放大器曲线
公开(公告)号：KR100134025B1
公开(公告)日：1998-04-25
申请号：KR1019900701027
申请日：1989-10-06
申请人： 오끼 덴끼 고오교 가부시끼가이샤
发明人： 산페이미야모도 , 히데노리우에하라
IPC分类号： H03K5/02
CPC分类号： H03K3/356165 , H03K3/356113 , H03K3/356147
摘要： 없음

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