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1. 发明公开

KR1020160100711A 확산 방지층을 포함하는 층 구조물 및 그 제조방법 审中-实审
标题翻译：包含扩展障碍层的层结构及其制造方法
公开(公告)号：KR1020160100711A
公开(公告)日：2016-08-24
申请号：KR1020150023540
申请日：2015-02-16
申请人： 삼성전자주식회사
发明人： 송현재 , 남승걸 , 조연주 , 박성준 , 신현진 , 이재호
IPC分类号： H01L21/28 , H01L21/3205 , H01L49/02 , H01L29/16 , C01B31/04
CPC分类号： H01L23/53209 , H01L21/76843 , H01L21/76846 , H01L21/76849 , H01L21/76852 , H01L23/5226 , H01L21/28247 , C01B32/20 , H01L21/3205 , H01L28/57 , H01L29/1606
摘要： 그래핀성장분석법에관해개시되어있다. 개시된방법은기판상에 2D 물질을형성한다음, 결함을탐지하기위한물질(결함을표시하기위한물질)을 2D 물질의결함상에증착시키고, 상기탐지물질이증착된 2D 물질의이미지를획득하거나상기탐지물질의맵 좌표를획득하고, 획득한이미지나맵 좌표를처리한다. 이러한방법에서상기탐지물질은원자층증착이나화학기상증착을이용하여상기 2D 물질결함상에증착시킬수 있다. 상기탐지물질은유기물질또는무기물질일수 있다. 상기유기물질과상기무기물질은금속, 반도체또는유전체일수 있다. 상기유전체는산화물일수 있다. 상기탐지물질이증착된 2D 물질의이미지는 TEM, SEM, CD-SEM 또는 OM으로촬영하여획득할수 있다.
摘要翻译：公开了一种用于分析石墨烯生长的方法。该方法包括：在衬底上形成2D材料; 在2D材料的缺陷上沉积用于检测作为用于指示缺陷的材料的缺陷的材料的材料; 获得沉积有缺陷检测材料的2D材料的图像，或者获得用于检测缺陷的材料的地图坐标; 并处理所获得的图像或地图坐标。在这种方法中，通过使用原子层沉积（ALD）或化学气相沉积（CVD），用于检测缺陷的材料可以沉积在2D材料的缺陷上。用于检测缺陷的材料可以是无机或有机材料。无机或有机材料可以是金属，半导体或电介质。电介质可以是氧化物。可以使用TEM，SEM，CD-SEM或OM获得其上沉积有缺陷的材料的2D材料的图像。

2. 发明授权

KR101264925B1 강유전체 메모리 장치 및 그 제조 방법 失效
标题翻译：电磁存储器件及其制造方法
公开(公告)号：KR101264925B1
公开(公告)日：2013-05-15
申请号：KR1020060008894
申请日：2006-01-27
申请人： 오끼 덴끼 고오교 가부시끼가이샤
发明人： 아베가즈히데
IPC分类号： H01L27/105 , H01L27/115
CPC分类号： H01L27/11507 , H01L27/105 , H01L27/11502 , H01L27/11509 , H01L28/57 , H01L28/65
摘要： (해결수단) 반도체기판 (11) 상에하측절연막 (30; 제 1 절연막) 을형성하고, 하부전극 (42), 강유전체층 (44) 및상부전극 (46) 이순차적으로적층되어이루어지는강유전체커패시터구조체 (40) 를형성하고, 강유전체커패시터구조체를덮는상측절연막 (50; 제 5 절연막) 을형성하고, 상측절연막상에연재하는배선층 (70) 을형성하고, 배선층및 상측절연막을덮는 5∼50nm 의막두께를갖는산화알루미늄막 (90) 을형성한다.

3. 发明授权

KR101194616B1 강유전체 메모리 장치 및 그 제조 방법 失效
标题翻译：电磁存储器件及其制造方法
公开(公告)号：KR101194616B1
公开(公告)日：2012-10-29
申请号：KR1020060048935
申请日：2006-05-30
申请人： 오끼 덴끼 고오교 가부시끼가이샤
发明人： 하야시다카히사
IPC分类号： H01L27/108
CPC分类号： H01L27/105 , H01L21/76834 , H01L21/7687 , H01L21/76895 , H01L27/11502 , H01L27/11507 , H01L27/11509 , H01L28/57 , H01L28/65 , H01L28/75
摘要： (과제) 전기적 특성이 우수한, 보다 고성능인 강유전체 메모리 장치에 관한 것이다.
(해결수단) 반도체 기판 (11) 과, 제 1 절연막 (30) 과, 제 1 절연막을 관통하는 복수의 제 1 및 제 2 플러그 (34 및 36) 와, 도전성 수소 배리어막 (32) 과, 강유전체 커패시터 구조체 (40) 와, 강유전체 커패시터 구조체를 덮어 형성되어 있는 제 1 절연성 수소 배리어막 (41) 과, 제 2 절연막 (43) 과, 제 2 절연막 상에 연재되어 있는 국부 배선 (45) 과, 국부 배선을 덮는 제 2 절연성 수소 배리어막 (47) 과, 제 3 절연막 (50) 과, 제 3 절연막을 관통하여 도전성 수소 배리어막에 접속되어 있는 제 3 플러그 (52) 와, 제 3 절연막 상에 연재되어 있는 제 1 배선층 (54) 을 구비하고 있다.
강유전체 메모리

4. 发明授权

KR101024449B1 티탄실리콘나이트라이드막의 성막방법 및 반도체장치의 제조방법 失效
标题翻译：用于形成TiSiN膜的方法和制造半导体器件的方法
公开(公告)号：KR101024449B1
公开(公告)日：2011-03-23
申请号：KR1020077029779
申请日：1999-12-09
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 오츠키하야시 , 다다구니히로 , 마츠세기미히로
IPC分类号： H01L21/205 , H01L21/28
CPC分类号： C23C16/45514 , C23C16/34 , C23C16/45561 , C23C16/45565 , C23C16/45574 , H01L21/28088 , H01L21/28556 , H01L21/76843 , H01L21/76864 , H01L21/76871 , H01L23/485 , H01L27/10852 , H01L28/55 , H01L28/57 , H01L28/65 , H01L28/75 , H01L29/4966 , H01L29/513 , H01L2924/0002 , H01L2924/00
摘要： TiSiN막은 Cu의 확산을 방지하기 위해 반도체장치에 있어서 배리어 금속층으로서 이용된다. TiSiN막은 플라즈마 CVD 또는 열CVD에 의해 성막된다. TiCl
4 가스, 수소화 규소가스 및 NH
3 가스는 열CVD에 의해 TiSiN막을 성막하는 경우에 성막가스로서 이용된다. TiCl
4 가스, 수소화 규소가스, H
2 가스 및 N
2 가스는 플라즈마 CVD에 의해 TiSiN막을 성막하는 경우에 성막가스로서 이용된다.

5. 发明授权

KR100983165B1 티탄실리콘나이트라이드막의 성막방법 및 반도체장치의 제조방법 失效
标题翻译：用于形成TiSiN膜的方法和制造半导体器件的方法
公开(公告)号：KR100983165B1
公开(公告)日：2010-09-20
申请号：KR1020097008625
申请日：1999-12-09
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 오츠키하야시 , 다다구니히로 , 마츠세기미히로
IPC分类号： H01L21/205 , H01L21/28
CPC分类号： C23C16/45514 , C23C16/34 , C23C16/45561 , C23C16/45565 , C23C16/45574 , H01L21/28088 , H01L21/28556 , H01L21/76843 , H01L21/76864 , H01L21/76871 , H01L23/485 , H01L27/10852 , H01L28/55 , H01L28/57 , H01L28/65 , H01L28/75 , H01L29/4966 , H01L29/513 , H01L2924/0002 , H01L2924/00
摘要： TiSiN막은 Cu의 확산을 방지하기 위해 반도체장치에 있어서 배리어 금속층으로서 이용된다. TiSiN막은 플라즈마 CVD 또는 열CVD에 의해 성막된다. TiCl
4 가스, 수소화 규소가스 및 NH
3 가스는 열CVD에 의해 TiSiN막을 성막하는 경우에 성막가스로서 이용된다. TiCl
4 가스, 수소화 규소가스, H
2 가스 및 N
2 가스는 플라즈마 CVD에 의해 TiSiN막을 성막하는 경우에 성막가스로서 이용된다.

6. 发明授权

KR100954548B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR100954548B1
公开(公告)日：2010-04-23
申请号：KR1020077028592
申请日：2005-06-13
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 나가이고우이치
IPC分类号： H01L27/105
CPC分类号： H01L28/40 , H01L27/105 , H01L27/11502 , H01L27/11504 , H01L27/11507 , H01L27/11509 , H01L28/55 , H01L28/57 , H01L43/02
摘要： 본 발명은 반도체 기판(10) 상(上)의 실동작(實動作) 커패시터부(26)에 배열하여 형성되고, 하부 전극(30)과 강유전체막(32)과 상부 전극(34)을 갖는 복수의 실동작 커패시터(36a)와, 반도체 기판(10) 상의 실동작 커패시터부(26)의 외측(外側)에 설치된 더미(dummy) 커패시터부(28)에 배열하여 형성되고, 하부 전극(30)과 강유전체막(32)과 상부 전극(34)을 갖는 복수의 더미 커패시터(36b)와, 복수의 실동작 커패시터(36a) 상에 각각 형성되고, 복수의 실동작 커패시터(36a)의 상부 전극(34)에 각각 접속된 복수의 배선(40)과, 복수의 더미 커패시터(36b) 상에 각각 형성된 배선(40)을 갖고, 더미 커패시터(36b)의 피치의 실동작 커패시터(36a)의 피치에 대한 비(比)는 0.9∼1.1의 범위에 있으며, 더미 커패시터(36b) 상에 형성된 배선(40)의 피치의 실동작 커패시터(36a) 상에 형성된 배선(40)의 피치에 대한 비는 0.9∼1.1의 범위에 있다.
강유전체막, 더미 커패시터, 실동작 커패시터
摘要翻译：具有纱线操作（实动作）本发明多个通过布置电容器26，下部电极30和强电介质膜32和半导体基板10的上部电极34形成为（上）以及虚设电容器部分28，其设置在半导体衬底10上的实际操作电容器部分26的外侧（外侧）上。下电极30，在多个实际动作用电容器36a的上部电极34上形成有多个虚设电容器36b，该虚设电容器36b具有强电介质膜32和上部电极34以及多个虚拟电容器36b，并且在多个虚拟电容器36b中的每一个上形成布线40，使得虚拟电容器36b的间距与实际操作电容器36a的间距之比并且，形成在虚拟电容器36b上的布线40的间距处形成在实际工作电容器36a上的布线40在0.9到1.1的范围内，在0.9到1.1的范围内。

7. 发明公开

KR1020080059666A 반도체 장치의 제조 방법 有权
标题翻译：半导体及其制造方法
公开(公告)号：KR1020080059666A
公开(公告)日：2008-06-30
申请号：KR1020087012409
申请日：2005-11-25
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 사시다나오야
IPC分类号： H01L21/8246 , H01L27/105
CPC分类号： H01L27/11507 , H01L28/57
摘要： Disclosed is a method for manufacturing a semiconductor device comprising a semiconductor substrate provided with an active element, an antioxidation film so formed on the semiconductor substrate as to cover the active element, a ferroelectric capacitor formed on the antioxidation film and having a structure wherein a lower electrode, a ferroelectric film and an upper electrode are sequentially arranged in layers, and an interlayer insulating film so formed on the antioxidation film as to cover the ferroelectric capacitor. This method for manufacturing a semiconductor device comprises a step for forming first and second contact holes in the interlayer insulating film for respectively exposing the upper electrode and the lower electrode, a step for forming an opening in the interlayer insulating film for exposing the antioxidation film, and a step for heat-treating the interlayer insulating film in an oxidizing atmosphere after forming the first and second contact holes and the opening.
摘要翻译：公开了一种制造半导体器件的方法，该半导体器件包括设置有活性元件的半导体衬底，形成在半导体衬底上以覆盖有源元件的抗氧化膜，形成在抗氧化膜上的强电介质电容器，具有下部结构电极，铁电体膜和上电极依次排列，并且在抗氧化膜上形成覆盖铁电电容器的层间绝缘膜。该半导体装置的制造方法包括在层间绝缘膜中形成分别暴露上部电极和下部电极的第一和第二接触孔的工序，在层间绝缘膜上形成露出抗氧化膜的开口的工序，以及在形成第一和第二接触孔和开口之后在氧化气氛中对层间绝缘膜进行热处理的步骤。

8. 发明公开

KR1020080007674A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020080007674A
公开(公告)日：2008-01-22
申请号：KR1020077028592
申请日：2005-06-13
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 나가이고우이치
IPC分类号： H01L27/105
CPC分类号： H01L28/40 , H01L27/105 , H01L27/11502 , H01L27/11504 , H01L27/11507 , H01L27/11509 , H01L28/55 , H01L28/57 , H01L43/02
摘要： A semiconductor device is provided with a plurality of actually operating capacitors (36a), which are arranged in an actually operating capacitor section (26) on a semiconductor substrate (10) and are provided with a lower electrode (30), a ferroelectric film (32) and upper electrodes (34); a plurality of dummy capacitors (36b), which are arranged in a dummy capacitor section (28) arranged outside the actually operating capacitor section (26) on the semiconductor substrate (10) and are provided with the lower electrode (30), the ferroelectric film (32) and the upper electrodes (34); a plurality of wirings (40), which are formed on the actually operating capacitors (36a) and connected to the upper electrodes (34) formed on the actually operating capacitors (36b), respectively; and wirings (40) formed on the dummy capacitors (36b), respectively. The ratio of the pitch of the dummy capacitors (36b) to the pitch of the actually operating capacitors (36a) is within a range of 0.9-1.1, and the ratio of the pitch of the wirings (40) formed on the dummy capacitors (36b) to the pitch of the wirings (40) formed on the actually operating capacitors (36a) is within a range of 0.9-1.1.
摘要翻译：半导体器件设置有多个实际操作的电容器（36a），其布置在半导体衬底（10）上的实际操作的电容器部分（26）中，并且设置有下电极（30），铁电膜（ 32）和上电极（34）; 多个虚拟电容器（36b），其布置在布置在半导体衬底（10）上的实际工作电容器部分（26）外部的虚拟电容器部分（28）中并且设置有下部电极（30），铁电体膜（32）和上电极（34）; 多个布线（40），分别形成在实际工作的电容器（36a）上并分别连接到形成在实际工作的电容器（36b）上的上电极; 以及形成在虚拟电容器（36b）上的布线（40）。虚拟电容器（36b）的间距与实际工作电容器（36a）的间距的比例在0.9-1.1的范围内，并且虚拟电容器（36a）上形成的布线（40） 36b）到形成在实际工作的电容器（36a）上的布线（40）的间距在0.9-1.1的范围内。

9. 发明授权

KR100763983B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100763983B1
公开(公告)日：2007-10-08
申请号：KR1020050090318
申请日：2005-09-28
申请人： 후지쯔 가부시끼가이샤
发明人： 이즈미가즈토시
IPC分类号： H01L21/31
CPC分类号： H01L21/31612 , C23C16/401 , C23C16/56 , H01L21/02164 , H01L21/02274 , H01L21/0234 , H01L21/02362 , H01L21/3105 , H01L21/76826 , H01L21/76829 , H01L21/76834 , H01L27/115 , H01L27/11502 , H01L27/11507 , H01L28/57 , H01L28/65
摘要： 본 발명은 수소 확산 방지막을 형성한 후에 어닐을 행하여도, 그 아래의 층간 절연막에 크랙이 발생하기 어려운 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
반도체 기판 위에 절연 재료로 이루어지는 층간 절연막을 형성한다. 이 층간 절연막 위에 층간 절연막의 재료보다도 수소의 확산 방지 기능이 높은 재료로 이루어지는 수소 확산 방지막을 형성한다. 층간 절연막 및 수소 확산 방지막이 형성된 반도체 기판을 열처리한다. 층간 절연막을 형성하는 공정에서, 수분의 함유량이 5×10
-3 g/㎤ 이하가 되는 조건에서 층간 절연막을 형성한다.
캐패시터 강유전체막, 층간 절연막, 수소 확산 방지막, 비어홀, 다층 배선층

10. 发明授权

KR100727448B1 반도체 장치와 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100727448B1
公开(公告)日：2007-06-13
申请号：KR1020060005405
申请日：2006-01-18
申请人： 후지쯔 가부시끼가이샤
发明人： 이토아키오 , 사시다나오야
IPC分类号： H01L27/105 , H01L27/115
CPC分类号： H01L27/11507 , H01L21/76816 , H01L21/76832 , H01L21/7684 , H01L23/544 , H01L27/105 , H01L27/11502 , H01L27/11509 , H01L28/57 , H01L28/65 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은, 커패시터 바로 아래의 도전성 플러그가 매립된 홀의 가공 정밀도를 향상시킬 수 있는 반도체 장치와 그 제조 방법을 제공하는 것이다. 본 발명은, 제 1 절연막(11)의 제 1, 제 2 홀(11a, 11b) 내에 제 1, 제 2 도전성 플러그(32a, 32b)를 형성하는 공정과 산화 방지 절연막(14)에 제 1 개구(開口)(14a)를 형성하는 공정과 제 1 개구(14a) 내에 보조 도전성 플러그(36a)를 형성하는 공정과 보조 도전성 플러그(36a) 위에 커패시터(Q)를 형성하는 공정과 커패시터(Q)를 덮는 제 2 절연막(41)에 제 3, 제 4 홀(41a, 41b)을 형성하는 공정과 제 4 홀(41b) 아래의 산화 방지 절연막(14)에 제 2 개구(14b)를 형성하는 공정과 제 3 홀(41a) 내에 제 3 도전성 플러그(47a)를 형성하는 공정과 제 3 홀(41a) 내에 제 4 도전성 플러그(47b)를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 의한 것이다.
반도체 기판, 불순물 확산 영역, 도전성 플러그, 산화 방지 절연막, 커패시터 유전체막, 배향성 금속막.
摘要翻译：为了提供能够提高电容器正下方的导电插塞的精加工精度的半导体装置以及这种半导体装置的制造方法，包括以下步骤：将第一和第二导电塞32a，32b形成在第第一绝缘膜11中的第一和第二孔11a，11b; 在防氧化绝缘膜14中形成第一开口14a的步骤; 在第一开口14a中形成辅助导电塞36a的步骤; 在辅助导电插塞36a上形成电容器Q的步骤; 在覆盖电容器Q的第二绝缘膜41中形成第三和第四孔41a，41b的步骤; 在第四孔41b的下面的防氧化绝缘膜14中形成第二开口14b的步骤; 在第三孔41a中形成第三导电插塞47a的步骤; 以及在第三孔41a中形成第四导电插塞47b的步骤。

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