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1. 发明公开

KR20180021133A 가공 실리콘 기판들 상의 GAN 디바이스들 审中-公开
标题翻译： GAN装置在制造的硅衬底上
公开(公告)号：KR20180021133A
公开(公告)日：2018-02-28
申请号：KR20187002381
申请日：2015-06-26
申请人： INTEL CORP
发明人： DASGUPTA SANSAPTAK , THEN HAN WUI , RADOSAVLJEVIC MARKO , TOLCHINSKY PETER G , CHAU ROBERT S
IPC分类号： H01L27/085 , H01L21/02 , H01L21/8258 , H01L27/06
CPC分类号： H01L21/02658 , H01L21/02381 , H01L21/02458 , H01L21/0254 , H01L21/8258 , H01L27/0688 , H01L27/085
摘要： 큰직경실리콘기판상의 III-N 성장동안발생되는응력/스트레인을수용하고및/또는제어하는 GaN 온실리콘(GOS) 구조체들및 기술들. 실리콘기판의후면측은표준화된직경들및 두께들의기판들을 GOS 응용들에적응하기위해처리될수 있다. 고온에피택셜성장공정들동안의휨 및/또는뒤틀림은 III-N 재료에의해유도되는응력을카운터밸런싱하는방식으로기판에미리응력을주고및/또는응력을흡수하는기판의능력을개선하기위해실리콘기판을사전처리함으로써완화될수 있다. 가공 GOS 기판상에제조되는 III-N 디바이스들은개별기판상에제조되는실리콘 MOS 디바이스들과함께집적될수 있다. 기판탄력을개선하고및/또는 III-N 재료에의해유도되는기판응력을카운터밸런싱하기위해이용되는구조체들은 3D IC의 III-N 및실리콘 MOS 디바이스들을상호연결하는데더 이용될수 있다.
摘要翻译： GaN上硅（GOS）结构和接受和/或控制在大直径硅衬底上生长III-N期间产生的应力/应变的技术。硅衬底的背面可以被加工以适应GOS应用的标准化直径和厚度的衬底。高温外延生长过程期间的弯曲和/或变形可用于改进衬底预应力衬底和/或以反平衡由III-N材料诱发的应力的方式吸收应力的能力。可以通过预处理基材来缓解。在制造的GOS衬底上制造的III-N器件可以与在离散衬底上制造的硅MOS器件集成。用于改善衬底弹性和/或平衡由III-N材料诱发的衬底应力的结构可以进一步用于互连3D IC的III-N和硅MOS器件。

2. 发明授权

KR101613187B1 다수의 디바이스들을 집적하는 모놀리식 집적 회로 칩 有权
标题翻译：单片集成电路芯片整合多个器件
公开(公告)号：KR101613187B1
公开(公告)日：2016-04-18
申请号：KR1020157004679
申请日：2013-05-24
申请人： 레이데온 컴퍼니
发明人： 사운덜스제프리에이취.
IPC分类号： H01L21/8258 , H01L27/06 , H01L27/085
CPC分类号： H01L21/8258 , H01L27/0605 , H01L27/085 , H01L2924/0002 , H01L2924/00
摘要： 복수개의트랜지스터를보유하는모놀리식집적회로(IC) 칩으로서, 기판; 상기기판상의제 1 트랜지스터; 및상기기판상에상기제 1 트랜지스터와일체화되어형성된제 2 트랜지스터로서, 상기제 2 트랜지스터는상기제 1 트랜지스터와상이한구조를가지는, 제 2 트랜지스터를포함하는모놀리식 IC 칩으로서, 상기제 1 트랜지스터는제 1 물질계를포함하고상기제 2 트랜지스터는제 1 물질계와상이한제 2 물질계를포함하는, 모놀리식집적회로(IC) 칩. 모놀리식 IC 칩은상기기판상에상기제 1 및제 2 트랜지스터와일체화되어형성된제 3 트랜지스터를더 포함할수도있다. 제 1 트랜지스터는갈륨질화물(GaN)을포함할수도있고제 2 및제 3 트랜지스터는실리콘카바이드(SiC)를포함할수도있다.

3. 发明公开

KR1020140002478A 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법 有权
标题翻译：具有良好区域的集成电路装置及其形成方法
公开(公告)号：KR1020140002478A
公开(公告)日：2014-01-08
申请号：KR1020130040780
申请日：2013-04-15
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 황치펭 , 첸치아충 , 량빅터치앙 , 리우밍고
IPC分类号： H01L21/265 , H01L21/336 , H01L29/78
CPC分类号： H01L21/8249 , H01L27/0623 , H01L27/085 , H01L29/0649 , H01L29/0653 , H01L29/0692 , H01L29/732 , H01L29/7327 , H01L29/808 , H01L29/861 , H01L29/93
摘要： A method includes a step for forming a first conductivity type deep well region in a substrate, a step for implanting a part of the deep wall region to form a first gate, and a step for implanting the deep wall region to form the wall region. The wall region and the first gate have a second conductivity type different from the first conductivity type. An implant is performed to form a first conductivity channel region on the first gate. An implant is performed to form a second gate of the second conductivity type in a part of the deep wall region on the channel region. A source/drain implant is performed to form a first conductivity type source region and the drain region on both sides of the second gate. The source region and the drain region are connected to the channel region, and the channel region is overlapped with the first gate.
摘要翻译：一种方法包括在衬底中形成第一导电类型深阱区域的步骤，用于植入部分深壁区域以形成第一栅极的步骤，以及用于植入深壁区域以形成壁区域的步骤。壁区域和第一栅极具有不同于第一导电类型的第二导电类型。执行注入以在第一栅极上形成第一导电沟道区域。进行植入以在沟道区域的深壁区域的一部分中形成第二导电类型的第二栅极。进行源极/漏极注入以在第二栅极的两侧上形成第一导电类型源极区域和漏极区域。源极区域和漏极区域与沟道区域连接，沟道区域与第一栅极重叠。

4. 发明公开

KR1020130088743A 아일랜드 토폴로지를 이용한 고밀도 질화 갈륨 디바이스 无效
标题翻译：高密度GALLIUM NITRIDE设备使用岛屿拓扑学
公开(公告)号：KR1020130088743A
公开(公告)日：2013-08-08
申请号：KR1020127029570
申请日：2011-04-13
申请人： 갠 시스템즈 인크.
发明人： 로버츠존 , 미잔아흐마드 , 패터슨거반 , 클로왁그레그
IPC分类号： H01L23/48 , H01L23/485
CPC分类号： H01L29/42316 , H01L24/05 , H01L24/13 , H01L27/0605 , H01L27/0629 , H01L27/085 , H01L29/1066 , H01L29/2003 , H01L29/402 , H01L29/41725 , H01L29/41758 , H01L29/7786 , H01L2224/0401 , H01L2224/05572 , H01L2224/05644 , H01L2224/13144 , H01L2924/00014 , H01L2924/0002 , H01L2924/1033 , H01L2924/1305 , H01L2924/13055 , H01L2924/13062 , H01L2924/13091 , H01L2924/00 , H01L2224/05552
摘要： 전술한 GaN 디바이스보다 단위 면적당 전류 처리 능력이 크게 우수한 질화 갈륨(GaN) 계열의 디바이스 - 트랜지스터 및 다이오드가 개시됨. 개선은 향상된 레이아웃 토폴로지에 기인한 것이다. 디바이스는 또한 보다 단순하고 우수한 플립 칩 연결 설계 및 열저항을 감소시키는 수단을 포함한다. 단순화된 제조 공정이 개시되며, 통상적인 맞물림 구조의 것보다 액티브 영역 밀도를 2 내지 5 배 증가시키기 위해 핑거 전극 보다는 아일랜드 전극을 사용하는 레이아웃 설계가 도시된다. 아일랜드 토폴로지를 이용하여 매우 낮은 온-저항을 갖는 트랜지스터 및 매우 낮은 손실을 갖는 다이오드를 구축할 수 있다. 구체적으로, 본 발명은 모든 수평형 GaN 구조의 비용 효율 및 성능을 증가시키기 위한 수단을 제공한다.

5. 发明公开

KR20120132643A High breakdown voltage double-gate semiconductor device 审中-公开
标题翻译：高断电压双栅半导体器件
公开(公告)号：KR20120132643A
公开(公告)日：2012-12-06
申请号：KR20127030535
申请日：2008-02-13
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7832 , H01L27/085 , H01L27/098 , H01L29/808
摘要： 이중 게이트 반도체 디바이스는 전력 응용을 위해 유용한 출력 전압의 큰 편차(excursion)를 허용하는 높은 항복 전압을 제공한다. 이중 게이트 반도체 디바이스는 MOS 게이트 및 접합 게이트를 포함하는 이중 게이트 디바이스로 생각될 수 있고, 접합 게이트의 바이어스는 MOS 게이트의 게이트 전압의 함수일 수 있다. 이중 게이트 반도체 디바이스의 항복 전압은 MOS 게이트 및 접합 게이트의 항복 전압들의 합계이다. 개개의 접합 게이트는 본질적으로 높은 항복 전압을 갖기 때문에, 이중 게이트 반도체 디바이스의 항복 전압은 개개의 MOS 게이트의 항복 전압보다 더 높다. 이중 게이트 반도체 디바이스는 종래의 트랜지스터 디바이스들과 비교하여 더 높은 전력 레벨들에서의 동작 가능성에 더하여 개선된 RF 능력을 제공한다.

6. 发明公开

KR1020110091812A 저온 결합 방법 및 결합된 구조 有权
标题翻译：低温结合和粘结结构的方法
公开(公告)号：KR1020110091812A
公开(公告)日：2011-08-12
申请号：KR1020117015751
申请日：2001-02-15
申请人： 집트로닉스, 인크.
发明人： 통,킨-이 , 파운틴,가이우스,길만,주니어. , 엔퀴스트,폴,엠.
IPC分类号： H01L21/3063
CPC分类号： H01L24/83 , H01L21/0206 , H01L21/2007 , H01L21/31105 , H01L21/31116 , H01L21/322 , H01L21/76251 , H01L24/26 , H01L24/75 , H01L25/0657 , H01L25/50 , H01L27/085 , H01L29/06 , H01L29/16 , H01L2224/8301 , H01L2224/8303 , H01L2224/83031 , H01L2224/8309 , H01L2224/83099 , H01L2224/8319 , H01L2224/8385 , H01L2224/83894 , H01L2224/83896 , H01L2224/83948 , H01L2924/01005 , H01L2924/01006 , H01L2924/01007 , H01L2924/01013 , H01L2924/01018 , H01L2924/0102 , H01L2924/01023 , H01L2924/01033 , H01L2924/01039 , H01L2924/0106 , H01L2924/01061 , H01L2924/01072 , H01L2924/01074 , H01L2924/01075 , H01L2924/01084 , H01L2924/01093 , H01L2924/0132 , H01L2924/05442 , H01L2924/07802 , H01L2924/10253 , H01L2924/10329 , H01L2924/14 , Y10S148/012 , Y10S438/974 , Y10T156/10 , Y10T156/1043 , H01L2924/01014 , H01L2924/01015 , H01L2924/01049 , H01L2924/01031 , H01L2924/3512 , H01L2924/00
摘要： 저온 또는 실온에서의 결합 방법은 세정 또는 에칭에 의한 표면 세정 및 활성화 단계를 포함한다. 상기 방법은 또한 계면 중합의 부산물을 제거하여 역 중합 반응을 방지함으로써, 실리콘, 질화규소 및 SiO
2 와 같은 재료를 실온에서 화학 결합시키는 단계를 포함할 수도 있다. 결합시킬 표면들은 고도의 평활도 및 평면도로 폴리싱한다(2). VSE 단계는 반응성 이온 에칭 또는 습식 에칭을 이용하여 결합시킬 표면들을 약하게 에칭시킬 수 있다(3). VSE 공정에 의해 표면 조도 및 평면도는 저하되지 않으며 높아질 수 있다. 에칭된 표면을 수산화암모늄 또는 플루오르화암모늄과 같은 용액에서 세정하여 표면 위의 원하는 결합 종의 형성을 촉진시킬 수 있다(4).

7. 发明公开

KR1020110088460A 갈륨 질화물 및 실리콘 소자와 회로의 모놀리식 집적, 그리고 구조물과 방법 审中-实审
标题翻译：氮化镓和硅器件和电路的单晶集成，结构和方法
公开(公告)号：KR1020110088460A
公开(公告)日：2011-08-03
申请号：KR1020110008714
申请日：2011-01-28
申请人： 트리퀸트 세미컨덕터 인코퍼레이티드
发明人： 프랑수아에베르
IPC分类号： H01L29/78
CPC分类号： H01L29/7787 , H01L21/0242 , H01L21/0245 , H01L21/0254 , H01L21/02658 , H01L21/76281 , H01L21/8258 , H01L27/085 , H01L29/2003 , H01L29/66462 , H01L2924/1309
摘要： PURPOSE: A structure of a monolithic accumulation of gallium nitride, a silicon device and a circuit and a method thereof are provided to be flattened after a plurality of layers being formed as a conformal blanket layer. CONSTITUTION: A silicon device layer is located on the top of a substrate and has an active surface. A gallium nitride(GaN) device layer is located on the top of a substrate and has an active surface. One and more silicon-based semiconductor devices are formed on the active surface or within the active surface phase of the silicon device layer. One and more gallium nitride-base semiconductor devices are formed on the active surface or within the active surface phase of the gallium nitride device layer. The active surface of the silicon device layer and the active surface of the gallium nitride device layer have in coplanar.
摘要翻译：目的：提供氮化镓的单片堆积，硅器件和电路的结构及其方法，其在形成为保形层之后被平坦化。构成：硅器件层位于衬底的顶部并具有活性表面。氮化镓（GaN）器件层位于衬底的顶部并具有活性表面。在硅器件层的有源表面或活性表面相中形成一个或多个硅基半导体器件。在氮化镓器件层的有源表面或活性表面相中形成一个或多个氮化镓基半导体器件。硅器件层的活性表面和氮化镓器件层的有源表面共面。

8. 发明授权

KR101871599B1 질화물 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR101871599B1
公开(公告)日：2018-06-26
申请号：KR1020160156420
申请日：2016-11-23
申请人： 도요타지도샤가부시키가이샤
发明人： 나가사토요시타카 , 도미타히데모토 , 가네치카마사카즈
IPC分类号： H01L29/51 , H01L21/02 , H01L21/28 , H01L29/778
CPC分类号： H01L27/085 , H01L21/02381 , H01L21/02458 , H01L21/02505 , H01L21/0254 , H01L21/76224 , H01L21/823481 , H01L21/8252 , H01L27/0605 , H01L27/0629 , H01L29/1066 , H01L29/2003 , H01L29/205 , H01L29/402 , H01L29/4175 , H01L29/432 , H01L29/4916 , H01L29/7786 , H01L29/872
摘要： 질화물반도체장치는도전성기판과질화물반도체층을구비하고있다. 질화물반도체층은도전성기판상에존재한다. 질화물반도체층은횡형의제1 트랜지스터구조와횡형의제2 트랜지스터구조를포함한다. 도전성기판은, 제1 전위제어영역과, 제1 전위제어영역에대하여독립해서전위제어가가능한제2 전위제어영역을포함한다. 질화물반도체층을평면에서볼 때, 제1 트랜지스터구조가제1 전위제어영역과중첩되어있고, 제2 트랜지스터구조가제2 전위제어영역과중첩되어있다.

9. 发明授权

KR101848498B1 갈륨 질화물 및 실리콘 소자와 회로의 모놀리식 집적, 그리고 구조물과 방법 有权
标题翻译：氮化镓和硅器件和电路的单片集成，以及结构和方法
公开(公告)号：KR101848498B1
公开(公告)日：2018-04-12
申请号：KR1020110008714
申请日：2011-01-28
申请人： 트리퀸트 세미컨덕터 인코퍼레이티드
发明人： 프랑수아에베르
IPC分类号： H01L29/78
CPC分类号： H01L29/7787 , H01L21/0242 , H01L21/0245 , H01L21/0254 , H01L21/02658 , H01L21/76281 , H01L21/8258 , H01L27/085 , H01L29/2003 , H01L29/66462
摘要： 반도체소자에대한구조물및 방법이실리콘소자층과갈륨질화물(GaN) 소자층을포함한다. 일실시예에서, 실리콘소자층과 GaN 소자층은서로동일평면상에있는상부표면들을가진다. 또다른실시예에서, GaN 소자층은실리콘소자층 아래에바로놓이지않고, 실리콘소자층은 GaN 소자층 아래에바로놓이지않는다. 반도체소자는실리콘소자층 위에및/또는내에실리콘-기반반도체소자와, GaN 소자층 위에및/또는내에질화물-기반반도체소자를추가로포함할수 있다. GaN 소자층은복수의층들을포함할수 있는데, 이러한복수의층들은등각블랭킷층으로서형성되고그 후평탄화되거나선택적으로형성된후 평탄화될수 있다.
摘要翻译：用于半导体器件的结构和方法包括硅器件层和氮化镓（GaN）器件层。在一个实施例中，硅器件层和GaN器件层具有彼此共面的顶表面。在另一个实施例中，GaN元件层不直接在硅元件层之下，并且硅元件层不直接在GaN元件层之下。半导体器件可以进一步包括硅器件层内和/或硅器件层内和/或硅基半导体器件内和/或GaN器件层内的基于氮化物的半导体器件。 GaN元件层可以包括多个层，其可以形成为等压毯层，然后被平面化或选择性地形成然后平坦化。

10. 发明公开

KR1020170005282A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170005282A
公开(公告)日：2017-01-12
申请号：KR1020150094788
申请日：2015-07-02
申请人： 삼성전자주식회사
发明人： 송재열 , 김완돈 , 나훈주 , 배수영 , 손혁준 , 현상진
IPC分类号： H01L29/78 , H01L29/423
CPC分类号： H01L29/517 , H01L21/28185 , H01L21/28194 , H01L21/28202 , H01L21/823431 , H01L21/82345 , H01L21/823462 , H01L27/085 , H01L27/088 , H01L27/0886 , H01L29/4966 , H01L29/513 , H01L29/518
摘要： 반도체장치및 그제조방법이제공된다. 반도체장치는제 1 활성영역및 제 2 활성영역을포함하는반도체기판으로서, 상기제 1 및제 2 활성영역들은동일한도전형을갖는것, 상기제 1 활성영역상의제 1 게이트전극, 상기제 1 게이트전극과상기반도체기판사이에개재된제 1 고유전층, 상기제 2 활성영역상의제 2 게이트전극, 상기제 2 게이트전극과상기반도체기판사이에개재된제 2 고유전층, 및상기제 2 게이트전극과상기제 2 고유전층사이에개재된제 3 고유전층을포함하되, 상기제 1 고유전층은제 1 일함수조절물질을포함하고, 상기제 2 및제 3 고유전층들은제 2 일함수조절물질을포함한다.
摘要翻译：半导体器件包括半导体衬底，该半导体衬底包括具有共同导电类型的多个有源区和在分离的有源区上分开的相应的栅电极。不同的高k电介质层可以在分离的有源区和有源区上的相应栅电极之间。不同数量的高k电介质层可以在分离的有源区域和有源区域上的相应栅电极之间。不同的高k电介质层可以包括不同的功函调整材料。

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