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1. 发明授权

KR1019960002765B1 절연체 위에 단결정 반도체 제조방법 失效
标题翻译：制造绝缘体上单晶半导体的方法
公开(公告)号：KR1019960002765B1
公开(公告)日：1996-02-26
申请号：KR1019920024967
申请日：1992-12-22
申请人： 현대반도체 주식회사
发明人： 이창재
IPC分类号： H01L21/3205
CPC分类号： H01L21/76264 , H01L21/76272 , H01L21/76289 , Y10S148/154
摘要： The method for insulating a semiconductor layer on an insulator comprises: (a) forming an insulating layer (22) on a semiconductor substrate (20) and opening a window (24) on a base surface for epitaxially growing by partially etching the insulating layer (22); (b) forming a semiconductor layer (26) on the base surface inside the window (24) and on the insulating layer (22) with the same crystalline structure as the semiconductor substrate (20); (c) forming an active region (30) by photolithography; and (d) forming a silicon nitride film(32) for spacer on the side wall of the active region (30). Semiconductor elements of high quality can be produced.
摘要翻译：在绝缘体上绝缘半导体层的方法包括：（a）在半导体衬底（20）上形成绝缘层（22）并在基底表面上打开窗口（24），以便通过部分蚀刻绝缘层进行外延生长 22）; （b）在与所述半导体衬底（20）相同的结晶结构的窗口（24）内部和所述绝缘层（22）的基底表面上形成半导体层（26）。（c）通过光刻法形成有源区（30）; 和（d）在有源区域（30）的侧壁上形成用于间隔物的氮化硅膜（32）。可以生产高质量的半导体元件。

2. 发明授权

KR1019900004724B1 3차원 구조 반도체 장치(三次元構造半導體裝置) 失效
标题翻译：三维结构的半导体器件
公开(公告)号：KR1019900004724B1
公开(公告)日：1990-07-05
申请号：KR1019830002677
申请日：1983-06-16
申请人： 가부시기가이샤히다찌세이사꾸쇼
发明人： 미야오마시노부-8
IPC分类号： H01L27/00
CPC分类号： H01L21/76264 , H01L21/76272 , H01L21/76281 , H01L27/0688
摘要： Three dimensional semiconductor device has a single crystal (50) substrate with a number of MOS transistors in the planar and vertical direction. A transistor can be formed using a doped region (111) as a gate and doped region (108, 109) in an underlying semiconductor region (72), as drain and source regions. A transistor can also be formed using another doped region (112) as a gate also using the same doped regions (108, 109) as the drain and source. The doped regions (108, 109, 110) can also be used as gates. Uppermost doped regions (114, 115) can be used as gates and lowermost ones (102, 103) as source or drain regions, intermediate regions (104, 105, 113) being used as both gates and the source or drain regions.
摘要翻译：三维半导体器件具有在平面和垂直方向上具有多个MOS晶体管的单晶（50）衬底。可以使用掺杂区域（111）作为下伏半导体区域（72）中的栅极和掺杂区域（108,109），作为漏极和源极区域来形成晶体管。也可以使用与漏极和源相同的掺杂区域（108,109）作为栅极的另一个掺杂区域（112）来形成晶体管。掺杂区域（108,109,110）也可以用作栅极。最上面的掺杂区域（114,115）可以用作栅极和最下面的（102,103）作为源极或漏极区域，中间区域（104,105,113）用作栅极和源极或漏极区域。

3. 发明授权

KR100412180B1 반도체 장치의 제조 방법 失效
标题翻译： 반도체장치의제조방법
公开(公告)号：KR100412180B1
公开(公告)日：2003-12-24
申请号：KR1020010079257
申请日：2001-12-14
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 우에노슈이찌
IPC分类号： H01L21/76
CPC分类号： H01L21/76264 , H01L21/76272
摘要： There is provided a method of forming an element isolation structure that can maintain its element isolation capability even with the progress of miniaturization of semiconductor elements. Through thermal processing in a nitrogen atmosphere at 900° C., a non single-crystal silicon film (80) is crystallized into single-crystal form by epitaxial growth on the main surface of a substrate, thereby to form an epitaxial silicon film (85). The epitaxial silicon film (85) is then planarized by CMP to expose the upper surface of an element isolation insulating film (50). This completes the element isolation insulating film (50) having a two-level protruding shape.
摘要翻译：提供了一种形成元件隔离结构的方法，即使随着半导体元件的小型化的进展，该元件隔离结构也能够保持其元件隔离能力。通过在900℃的氮气氛中进行热处理， C.通过在衬底的主表面上外延生长，非单晶硅膜（80）结晶成单晶形式，由此形成外延硅膜（85）。然后通过CMP将外延硅膜（85）平坦化以暴露元件隔离绝缘膜（50）的上表面。这完成了具有两级突出形状的元件隔离绝缘膜（50）。

4. 发明授权

KR100353174B1 절연체 상 실리콘 기판 제조 방법 失效
标题翻译：绝缘子基板上硅的制造方法
公开(公告)号：KR100353174B1
公开(公告)日：2002-09-18
申请号：KR1019990039510
申请日：1999-09-15
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 볼람로날드제이 , 에반스리차드제임스 , 파라고니아앤소니마이클
IPC分类号： H01L21/20
CPC分类号： H01L21/76264 , H01L21/76272 , H01L21/76283
摘要： 본발명은단결정실리콘기판상에절연체상 실리콘(silicon on insulator) 영역을형성하는방법에관한것이며, 본방법은식각, 증착, 및화학-기계적폴리싱(chemical-mechanical polishing)에의해실리콘기판에제1 유전체영역을형성하는단계; 폴리실리콘증착및 재성장또는에피택셜성장에의해기판상에단결정층을형성하는단계; 실리콘고립영역(silicon islands) 모두를제1 유전체영역상에형성하기위해단결정층부분을제거하는단계; 및증착및 화학-기계적폴리싱에의해제1 유전체의외곽부와중첩되는제2 유전체로실리콘고립영역들사이의공간을매립(fill)하는단계를포함한다. 고립영역내의트렌치를식각하고증착및 화학-기계적폴리싱에의해제3 유전체로다시매립함으로써완전히분리된절연체상 실리콘영역을다시분할하는추가단계를수행한다.

5. 发明公开

KR1020000028680A 절연체 상 실리콘 기판 제조 방법 失效
标题翻译：形成SOI衬底的方法
公开(公告)号：KR1020000028680A
公开(公告)日：2000-05-25
申请号：KR1019990039510
申请日：1999-09-15
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 볼람로날드제이 , 에반스리차드제임스 , 파라고니아앤소니마이클
IPC分类号： H01L21/20
CPC分类号： H01L21/76264 , H01L21/76272 , H01L21/76283
摘要： PURPOSE: A method is provided to easily form an SOI(silicon on insulator) region as well as to form isolated silicon islands having low stress on a substrate. CONSTITUTION: A first dielectric region(44) is formed with a first dielectric material on a silicon substrate. Then, a silicon region(64) having the upper surface on the first dielectric region is formed on the first dielectric region. Herein, the silicon region is deposited on the upper surface of the first dielectric region. Moreover, a second dielectric region(80) is formed with a second dielectric material around the silicon region. Herein, the second dielectric region has an upper surface and a lower surface. The upper surface shares the upper surface of the silicon region, and the lower surface is spread over the same space with the peripheral region of the upper surface of the first dielectric region. Therefore, an SOI region is completed.
摘要翻译：目的：提供一种方法来容易地形成SOI（绝缘体上硅）区域，并且在衬底上形成具有低应力的隔离硅岛。构成：第一电介质区域（44）在硅衬底上形成有第一电介质材料。然后，在第一电介质区域上形成具有第一电介质区域上表面的硅区域（64）。这里，硅区沉积在第一电介质区域的上表面上。此外，第二电介质区域（80）在硅区域周围形成有第二电介质材料。这里，第二电介质区域具有上表面和下表面。上表面共享硅区的上表面，并且下表面与第一介电区的上表面的周边区域分布在相同的空间上。因此，SOI区域完成。

6. 发明授权

KR101294957B1 에피택셜 성장을 위한 역 사다리꼴 리세스 有权
标题翻译：外源生长的反相TRAPEZOIDAL RECESS
公开(公告)号：KR101294957B1
公开(公告)日：2013-08-09
申请号：KR1020100138010
申请日：2010-12-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 완클레멘트싱젠 , 코치신 , 우쳉시엔
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/76283 , H01L21/02381 , H01L21/0243 , H01L21/02433 , H01L21/02458 , H01L21/0254 , H01L21/0262 , H01L21/02639 , H01L21/31111 , H01L21/32055 , H01L21/76224 , H01L21/76272 , H01L29/045 , H01L29/0657 , H01L29/0692 , H01L29/2003
摘要： 에피택셜 층을 가진 반도체 디바이스와 그의 제조 방법이 마련된다. 반도체 디바이스는 기판에 형성된 트랜치와 트랜치 아래에 형성된 리세스를 가진 기판을 포함한다. 리세스는 (111) 결정 방위를 가진 측벽을 가진다. 트랜치의 깊이는 그 깊이가 리세스의 측벽 길이의 절반 보다 크거나 절반과 동일한 정도이다. 에피택셜 층은 리세스와 트랜치 내에 형성된다. 트랜치의 깊이는 반도체 기판의 계면과 에피택셜 층 사이에 형성된 전위를 트랜치의 측벽을 따라 종결케 하기 충분한 깊이이다.

7. 发明公开

KR1020120012370A 에피택셜 성장을 위한 역 사다리꼴 리세스 有权
标题翻译：外源生长的反相TRAPEZOIDAL RECESS
公开(公告)号：KR1020120012370A
公开(公告)日：2012-02-09
申请号：KR1020100138010
申请日：2010-12-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 완클레멘트싱젠 , 코치신 , 우쳉시엔
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/76283 , H01L21/02381 , H01L21/0243 , H01L21/02433 , H01L21/02458 , H01L21/0254 , H01L21/0262 , H01L21/02639 , H01L21/31111 , H01L21/32055 , H01L21/76224 , H01L21/76272 , H01L29/045 , H01L29/0657 , H01L29/0692 , H01L29/2003 , H01L21/7621
摘要： PURPOSE: An inverted trapezoidal recess for epitaxial growth is provided to improve the performance of an integrated circuit by eliminating dislocation at an interface between an epitaxial layer and a semiconductor material. CONSTITUTION: A semiconductor substrate(102) includes a trench(206). The semiconductor substrate has an inverted trapezoidal recess(310) under the trench. An III-V epitaxial layer is formed in the trench and the inverted trapezoidal recess. A sidewall of the inverted trapezoidal recess has a crystal orientation. A rate of a trench depth over a recess side wall length is the same as or bigger than 0.5.
摘要翻译：目的：提供用于外延生长的倒梯形凹槽，以通过消除外延层和半导体材料之间的界面处的位错来提高集成电路的性能。构成：半导体衬底（102）包括沟槽（206）。半导体衬底在沟槽下方具有倒梯形凹槽（310）。在沟槽和倒梯形凹槽中形成III-V外延层。倒梯形凹槽的侧壁具有晶体取向。凹槽侧壁长度上的沟槽深度的比率等于或大于0.5。

8. 发明公开

KR1020060046010A 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 失效
标题翻译：制造半导体基板的方法和制造半导体器件的方法
公开(公告)号：KR1020060046010A
公开(公告)日：2006-05-17
申请号：KR1020050038779
申请日：2005-05-10
申请人： 세이코 엡슨 가부시키가이샤
发明人： 가또주리
IPC分类号： H01L29/78 , H01L21/335
CPC分类号： H01L21/76272 , H01L21/76205 , H01L21/76283
摘要： 막 두께를 정밀도 좋게 제어하는 것을 가능하게 하면서, 반도체층을 절연체 상에 염가로 형성할 수 있도록 한다. 반도체 기판(1) 상에 형성된 홈(6)의 측벽에 지지체(7)를 설치한 후, 제2 반도체층(3)을 노출시키는 홈(8)을 형성하고, 홈(8)을 통해 에칭 가스 또는 에칭액을 제1 반도체층(2)에 접촉시킴으로써, 반도체 기판(1)과 제2 반도체층(3) 사이에 공동부(9)를 형성하며, 반도체 기판(1), 제2 반도체층(3) 및 지지체(7)의 열산화를 행함으로써, 반도체 기판(1)과 제2 반도체층(3) 사이의 공동부(9)에 산화막(10)을 형성함과 함께, 홈(8) 내의 반도체 기판(1)의 측벽에 산화막(11)을 형성하고, 또한, 지지체(7)를 산화막(12)으로 변화시킨다.
반도체 지지체, 열산화, 절연막, 산화막, 홈, 반도체층

9. 发明公开

KR1020020072183A 반도체 장치의 제조 방법 失效
标题翻译：半导体器件的制造方法
公开(公告)号：KR1020020072183A
公开(公告)日：2002-09-14
申请号：KR1020010079257
申请日：2001-12-14
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 호리따가쯔유끼 , 구로이다까시 , 우에노슈이찌
IPC分类号： H01L21/76
CPC分类号： H01L21/76264 , H01L21/76272
摘要： PURPOSE: To provide a method for forming an element isolation structure, where the isolation capability between elements is kept, even with further miniaturizing of semiconductor element. CONSTITUTION: Under a thermal process in a nitrogen atmosphere at 900°C, a non-single crystal silicon film is made into single crystal, by epitaxial growth from the main surface of a substrate 1, forming an epitaxial silicon film 85. After that, the epitaxial silicon film 85 is planarized by a CMP method, to expose the upper surface of an element isolation insulating film 50. Thus, the element isolation insulating film 50 is completed, whose cross-section is protruded by two stages.
摘要翻译：目的：提供一种用于形成元件隔离结构的方法，其中保持元件之间的隔离能力，即使半导体元件进一步小型化。构成：在900℃的氮气氛下的热处理中，通过从基板1的主面外延生长，将非单晶硅膜制成单晶，形成外延硅膜85.之后，通过CMP方法对外延硅膜85进行平面化，以使元件隔离绝缘膜50的上表面露出。因此，元件隔离绝缘膜50的横截面被两级突出。

10. 发明授权

KR100697760B1 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 失效
标题翻译：制造半导体衬底的方法和制造半导体器件的方法
公开(公告)号：KR100697760B1
公开(公告)日：2007-03-22
申请号：KR1020050038779
申请日：2005-05-10
申请人： 세이코 엡슨 가부시키가이샤
发明人： 가또주리
IPC分类号： H01L29/78 , H01L21/335
CPC分类号： H01L21/76272
摘要： 막 두께를 정밀도 좋게 제어하는 것을 가능하게 하면서, 반도체층을 절연체 상에 염가로 형성할 수 있도록 한다. 반도체 기판(1) 상에 형성된 홈(6)의 측벽에 지지체(7)를 설치한 후, 제2 반도체층(3)을 노출시키는 홈(8)을 형성하고, 홈(8)을 통해 에칭 가스 또는 에칭액을 제1 반도체층(2)에 접촉시킴으로써, 반도체 기판(1)과 제2 반도체층(3) 사이에 공동부(9)를 형성하며, 반도체 기판(1), 제2 반도체층(3) 및 지지체(7)의 열산화를 행함으로써, 반도체 기판(1)과 제2 반도체층(3) 사이의 공동부(9)에 산화막(10)을 형성함과 함께, 홈(8) 내의 반도체 기판(1)의 측벽에 산화막(11)을 형성하고, 또한, 지지체(7)를 산화막(12)으로 변화시킨다.
반도체 지지체, 열산화, 절연막, 산화막, 홈, 반도체층
摘要翻译：可以高精度地控制膜厚度，并且可以以低成本在绝缘体上形成半导体层。在支撑体7设置在形成于半导体基板1上的沟槽6的侧壁上之后，形成用于暴露第二半导体层3的沟槽8，并且通过沟槽8形成沟槽8 或者使蚀刻剂与第一半导体层2接触，以在半导体衬底1和第二半导体层3之间以及半导体衬底1和第二半导体层3之间形成空腔9 氧化物膜10形成在半导体基板1和第二半导体层3之间的中空部分9中，并且在沟槽8中形成半导体膜10，氧化物膜11形成在衬底1的侧壁上，并且支撑物7变成氧化物膜12。

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