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1. 发明授权

KR101824776B1 Ⅲ-Ⅴ족 반도체 재료의 핀 피쳐에서 관통 전위 결함을 제거하는 방법 有权
标题翻译： - 从III-V族半导体材料的鳍特征中消除螺纹错位缺陷的方法
公开(公告)号：KR101824776B1
公开(公告)日：2018-02-01
申请号：KR1020150151124
申请日：2015-10-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 달마크반 , 벨리아니티스게오르기오스 , 파슬락마티아스 , 홀랜드마틴크리스토퍼
IPC分类号： H01L21/8234 , H01L27/092 , H01L29/78 , H01L21/768 , H01L21/20
CPC分类号： H01L29/66795 , H01L21/02381 , H01L21/02455 , H01L21/02507 , H01L21/02538 , H01L21/02639 , H01L21/3247 , H01L21/76224 , H01L29/32
摘要： 본개시는 FinFET(fin-like field-effect transistor) 디바이스를형성하는방법을제공한다. 방법은기판상에변형완화버퍼(strain-relaxed buffer, SRB) 스택을형성하는단계를포함한다. 제1 SRB 스택은그 제1 SRB 스택내에관통전위결함피쳐를생성하는기판과의격자미스매치를갖는다. 방법은또한제1 SRB 스택위에패터닝된유전체층을형성하는단계를포함한다. 패터닝된유전체층은관통연장되는트렌치를포함한다. 방법은또한제1 SRB 스택위에그리고트렌치내에제2 SRB 스택을형성하는단계를포함한다. 제2 SRB 스택은그 제2 SRB 스택의상위부에관통전위결함이없도록기판과의격자미스매치를갖는다.
摘要翻译：本公开提供了一种形成鳍式场效应晶体管（FinFET）器件的方法。该方法包括在衬底上形成第一应变松弛缓冲（SRB）堆叠。第一SRB堆叠相对于衬底具有晶格失配，从而在第一SRB堆叠中产生穿透位错缺陷特征。该方法还包括在第一SRB堆叠上方形成图案化的电介质层。图案化的介电层包括延伸穿过其中的沟槽。该方法还包括在第一SRB堆叠上和沟槽内形成第二SRB堆叠。第二SRB叠层相对于衬底具有晶格失配，使得第二SRB叠层的上部没有穿透位错缺陷。

2. 发明授权

KR101786439B1 게르마늄층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법 有权
标题翻译：在锗层上具有包含氧化锗的膜的半导体结构及其制造方法
公开(公告)号：KR101786439B1
公开(公告)日：2017-10-18
申请号：KR1020167003616
申请日：2014-06-06
申请人： 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
发明人： 토리우미아키라 , 타바타토시유키 , 이충현 , 니시무라토모노리 , 루시망
IPC分类号： H01L29/78 , H01L21/28 , H01L21/324 , H01L29/16 , H01L29/51 , H01L29/66
CPC分类号： H01L29/16 , C23C14/083 , C23C14/086 , C23C14/352 , H01L21/02112 , H01L21/02266 , H01L21/28255 , H01L21/3247 , H01L29/517 , H01L29/66477 , H01L29/78
摘要： 본발명은게르마늄층(30)과, 상기게르마늄층(30)의상면에형성되고산화게르마늄과산화게르마늄보다산소포텐셜이낮은물질을주로포함하는제 1 절연막(32)을구비하고, 상기게르마늄층(30)의상면의 1㎛평방내의높이빈도의반치폭은 0.7nm 이하인반도체구조이다.
摘要翻译：形成具有主要含有氧电位比锗氧化物，过氧化物，锗和锗层下物质的第一绝缘层（32）的服装表面上的本发明的锗层30和Ge层30（30 ）为高频的广场1㎛服装表面0.7nm或更小的半导体结构中的半值宽度。

3. 发明公开

KR1020160135771A 전기화학적 도금 방법들 有权
标题翻译：电化学镀方法
公开(公告)号：KR1020160135771A
公开(公告)日：2016-11-28
申请号：KR1020167028987
申请日：2015-03-16
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 램,존,더블유. , 에메쉬,이스마일 , 사비브,로이
IPC分类号： H01L21/288 , C25D7/12 , H01L21/324 , H01L21/768 , H01L23/532
CPC分类号： H01L21/2885 , C23C18/1653 , C25D3/12 , C25D5/10 , C25D5/14 , C25D5/50 , C25D7/00 , C25D7/123 , H01L21/3247 , H01L21/76873 , H01L21/76879 , H01L21/76882 , H01L21/76883 , H01L23/53257 , H01L2924/0002 , H01L2924/00
摘要： 시드층을갖는기판상에전도성막을도포하기위한전기화학적프로세스는, 기판을코발트또는니켈을함유하는전기화학적도금배스(plating bath)와접촉하도록배치하는단계를포함하며, 도금배스는 4.0 내지 9.5의 pH를갖는다. 배스를통해기판으로전류가전도된다. 배스내의코발트또는니켈이온들은시드층 상에증착된다. 도금배스는코발트클로라이드및 글리신을함유할수 있다. 전류는 1-50 mA/cm의범위일수 있다. 전기화학적프로세스의완료이후에, 기판은도금배스로부터제거되고, 린싱되고건조되며, 그후 재료특성들을향상시키고시임라인결함들을감소시키기위해, 200 내지 400 ℃의온도에서어닐링될수 있다. 도금및 어닐링프로세스는복수의사이클들을통해수행될수 있다.
摘要翻译：用于将导电膜施加到具有种子层的基底上的电化学方法包括将基底与包含钴或镍的电化学镀浴接触，镀浴的pH为4.0至9.0。电流通过熔池传导到基板。浴中的钴或镍离子沉积到种子层上。电镀浴可能含有氯化钴和甘氨酸。电流可以为1-50毫安每平方厘米。电化学工艺完成后，可以将基板从镀液中除去，漂洗并干燥，然后在200-400℃的温度下退火，以改善材料性能并减少接缝线缺陷。电镀和退火工艺可以通过多个循环进行。

4. 发明公开

KR1020160108099A 반도체 장치 및 반도체 장치의 제조 방법 无效
标题翻译：半导体器件的半导体器件和制造方法
公开(公告)号：KR1020160108099A
公开(公告)日：2016-09-19
申请号：KR1020150103669
申请日：2015-07-22
申请人： 가부시끼가이샤 도시바
发明人： 사토신야 , 사쿠마도모유키 , 요코야마노보루 , 마츠다시즈에
IPC分类号： H01L29/49 , H01L29/423
CPC分类号： H01L29/045 , H01L21/02532 , H01L21/02636 , H01L21/2257 , H01L21/283 , H01L21/30604 , H01L21/3083 , H01L21/31 , H01L21/31111 , H01L21/324 , H01L21/3247 , H01L29/0634 , H01L29/0684 , H01L29/66477 , H01L29/78
摘要： 본발명의실시형태는, 수율의향상이가능한반도체장치및 반도체장치의제조방법을제공한다. 실시형태에따른반도체장치는, 제1 도전형의복수의제1 반도체영역과, 제2 도전형의복수의제2 반도체영역과, 제2 도전형의제3 반도체영역과, 제1 도전형의제4 반도체영역과, 게이트전극과, 게이트절연층을갖는다. 제1 반도체영역은, 제1 방향으로연장되어있다. 제1 반도체영역은, 제1 방향과교차하는제2 방향에있어서복수설치되어있다. 제2 반도체영역은, 제1 방향으로연장되어있다. 제1 반도체영역과제2 반도체영역은, 제2 방향에있어서교대로설치되어있다. 적어도하나의제2 반도체영역은공극을갖는다. 공극을구성하는면 중적어도하나의면의면 방위는, (100)이다. 게이트절연층은, 제3 반도체영역과게이트전극사이에설치되어있다.
摘要翻译：根据本发明的实施例，提供了一种能够提高产量的半导体器件及其制造方法。半导体器件包括：第一导电类型的多个第一半导体区域; 第二导电类型的多个第二半导体区域; 第二导电类型的第三半导体区域; 第一导电类型的第四半导体区域; 栅电极; 和栅极绝缘层。第一半导体区域沿第一方向延伸。第一半导体区域沿与第一方向交叉的第二方向安装。第二半导体区域沿第一方向延伸。第一和第二半导体区域沿第二方向交替地安装。至少一个第二半导体区域包括间隙。形成间隙的表面中的至少一个表面的表面方位是（100）。栅极绝缘层安装在第三半导体区域和栅电极之间。

5. 发明公开

KR1020160101864A 오목부를 충전하는 방법 및 처리 장치 审中-实审
标题翻译：泄漏填充方法和处理装置
公开(公告)号：KR1020160101864A
公开(公告)日：2016-08-26
申请号：KR1020160017267
申请日：2016-02-15
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 치바,요우이치로우 , 이리우다,히로키 , 스즈키,다이스케
IPC分类号： H01L21/768 , H01L21/20 , H01L21/02 , H01L21/22 , H01L21/324 , H01L21/67
CPC分类号： C30B1/023 , H01L21/2252 , H01L21/3247
摘要： 피처리체의오목부를충전하는방법을제공한다. 일실시형태의방법에서는, 오목부를구획형성하는벽면을따라서실질적으로불순물을포함하지않는반도체재료의제1 박막이형성되고, 피처리체가용기의내측에서어닐됨으로써오목부의바닥을향해서이동된제1 박막의반도체재료로부터반도체기판의결정에따른에피택셜영역이형성된다. 계속해서오목부의벽면에잔류하고있는제1 박막이에칭된다. 계속해서에피택셜영역이기상도핑된다. 계속해서오목부를구획형성하는벽면을따라서실질적으로불순물을포함하지않는반도체재료의제2 박막이형성된다. 계속해서피처리체가용기의내측에서어닐됨으로써오목부의바닥을향해서이동된제2 박막의반도체재료로부터에피택셜영역이더 형성된다. 계속해서오목부의벽면에잔류하고있는제2 박막및 에피택셜영역이기상도핑된다.
摘要翻译：本发明提供一种填充待处理物体的凹部的方法。根据本发明的一个实施例，该方法包括以下步骤：沿着分隔和形成凹部的壁面形成基本上不包括杂质的半导体材料的第一薄膜; 根据半导体衬底的晶体从第一薄膜的半导体材料形成外延区域，该半导体材料通过在容器中退火待处理对象而向凹部的底部移动; 蚀刻保留在凹部的壁面上的第一薄膜; 蒸汽掺杂外延区域; 形成半导体材料的第二薄膜，所述半导体材料的第二薄膜基本上不包括沿着所述壁表面分离和形成所述凹部的杂质; 从所述第二薄膜的半导体材料进一步形成外延区域，所述外延区域通过在所述容器中退火待处理物体而向所述凹部的底部移动; 并且蒸镀掺杂保留在凹部的壁面上的第二薄膜和外延区域。

6. 发明公开

KR1020160055380A 고전압 집적소자 및 그 제조방법 审中-实审
标题翻译：高电压集成装置及其制造方法
公开(公告)号：KR1020160055380A
公开(公告)日：2016-05-18
申请号：KR1020140154784
申请日：2014-11-07
申请人： 에스케이하이닉스 주식회사
发明人： 김철 , 오한주 , 강성훈 , 임형남 , 김상덕 , 김경환 , 진정수
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/088 , H01L21/3247 , H01L29/0653 , H01L29/0847 , H01L29/1083 , H01L29/66659 , H01L29/7835 , H01L29/7816 , H01L29/7824 , H01L29/7825
摘要： 고전압집적소자는, 기판의상부영역내에배치되는채널영역과, 기판의상부영역내에배치되어채널영역에인접하는드리프트영역과, 기판의상부영역내에배치되어드리프트영역의반대편인채널영역의일 측에접하는소스영역과, 드리프트영역의상부에배치되는드레인영역과, 채널영역과드레인영역사이의드리프트영역상부에배치되는트랜치절연층과, 그리고채널영역위에차례로적층되고드리프트영역및 트랜치절연층의일부표면위로연장하도록배치되는게이트절연층및 게이트전극을포함하며, 트랜치절연층은, 트랜치절연층의바닥면으로부터연장되는제1 라인과평행한제2 라인및 외측면사이의제1 각도가제1 라인및 외측면사이의제2 각도보다큰 이중경사의측면구조를갖는다.
摘要翻译：本发明的目的是提供一种耐压性能可以改善而不降低击穿电压特性的高电压集成器件。高压集成器件包括：布置在衬底的上部区域中的沟道区域; 与沟道区相邻的漂移区，布置在衬底的上部区域中; 接触所述通道区域的一侧的源区域，布置在所述漂移区域的相对侧; 沟槽绝缘层，布置在排水区域，布置在漂移区域的上部和在通道和排出区域之间的漂移区域的上部; 并且栅极绝缘层和栅电极朝向漂移区域的上表面延伸并且沟槽绝缘层在通道区域上一个接一个地层叠。另外，沟槽绝缘层具有双斜面侧结构，其平行于从沟槽绝缘层的底部延伸的第一线的第二线和外侧表面之间的第一角度大于第一角度线和外侧表面。

7. 发明公开

KR1020160013459A 반도체 소자의 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020160013459A
公开(公告)日：2016-02-04
申请号：KR1020140094926
申请日：2014-07-25
申请人： 삼성전자주식회사
发明人： 윤지언 , 김석훈 , 김겸 , 김남규 , 김진범 , 서동찬 , 이관흠 , 이병찬 , 이초은 , 정수진
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/26506 , H01L21/30608 , H01L21/3247 , H01L21/823425 , H01L29/045 , H01L29/0847 , H01L29/165 , H01L29/6656 , H01L29/66636 , H01L29/7848
摘要： 본발명의반도체소자제조방법에따르면, 반도체기판상에게이트패턴을형성하는것; 상기반도체기판내에비정질화원소이온들을주입하여, 상기게이트패턴의일 측에비정질영역을형성하는것; 상기비정질영역을제거하여, 리세스영역을형성하는것; 및상기리세스영역을채우는소스/드레인패턴을형성하는것을포함할수 있다. 제1 방향에서의상기비정질영역의식각률은제2 방향에서의상기비정질영역의식각률과동일하며, 상기제1 방향은상기반도체기판의 [111] 결정면을향할수 있다.
摘要翻译：根据本发明，一种半导体器件的制造方法包括在半导体衬底上形成栅极图案; 通过将半紫晶离子注入到所述半导体衬底中，在所述栅极图案的侧面上形成非晶区域; 通过去除非晶区域形成凹陷区域; 以及形成填充在凹部区域中的源极/漏极图案。非晶区域在第一方向上的蚀刻速率与第二方向上的非晶区域的蚀刻速率相同。第一方向可以面对半导体衬底的[111]晶面。

8. 发明公开

KR1020160013037A 접합 웨이퍼의 제조방법 审中-实审
标题翻译：制造粘结波的方法
公开(公告)号：KR1020160013037A
公开(公告)日：2016-02-03
申请号：KR1020157033535
申请日：2014-03-25
申请人： 신에쯔 한도타이 가부시키가이샤
发明人： 이시즈카,토루 , 코바야시,노리히로
IPC分类号： H01L21/762 , H01L21/324 , H01L21/18
CPC分类号： H01L21/76254 , H01L21/02329 , H01L21/187 , H01L21/265 , H01L21/324 , H01L21/3247 , H01L21/6835 , H01L27/1203
摘要： 본발명은, 접합웨이퍼를구성하는본드웨이퍼를박리한후의접합웨이퍼에대하여, 수소함유분위기하에서 RTA처리를행한후, 희생산화처리를행하여상기박막을감후하는공정을가지며, 상기 RTA처리의유지개시온도를 1150℃보다높은온도로하고, 상기 RTA처리의유지종료온도를 1150℃이하로한 조건으로, 상기 RTA처리를행하는접합웨이퍼의제조방법이다. 이에따라, RTA처리와희생산화처리를조합하여, 접합웨이퍼의박막표면의평탄화와박막의감후화를행할때에, BMD밀도의증가를억제하고, 또한, 박막표면을충분히평탄화할수 있는접합웨이퍼의제조방법이제공된다.
摘要翻译：本发明提供一种制造接合晶片的方法，包括在分离构成接合晶片的接合晶片之后，在接合晶片上的含氢气氛下进行RTA，随后进行牺牲氧化工艺以减小薄膜的厚度，其中RTA在保持开始温度大于1150℃，保持结束温度为1150℃以下的条件下进行。本发明可以通过RTA和牺牲氧化工艺的组合使粘结晶片的薄膜平坦化和变薄，从而抑制BMD密度增加并使其表面充分平坦化。

9. 发明公开

KR1020140128393A 에피택셜 리프트 오프 후 웨이퍼 재사용을 위한 열 표면 처리 审中-实审
标题翻译：在外部提升关闭后再次使用的热表面处理
公开(公告)号：KR1020140128393A
公开(公告)日：2014-11-05
申请号：KR1020147024301
申请日：2013-02-07
申请人： 더 리젠츠 오브 더 유니버시티 오브 미시간
发明人： 이규상 , 짐머만제라미 , 포레스트스테판알
IPC分类号： H01L31/18 , H01L31/024
CPC分类号： H01L21/3247 , H01L21/3065 , H01L21/3245 , H01L31/1896 , H01L33/007 , Y02E10/50
摘要： 본 출원에서는 성장 기판의 무결성(integrity)을 보존하는 방법으로서, 성장 기판, 하나 이상의 보호층, 희생층, 및 하나 이상의 에피층을 포함하는 구조체를 제공하는 단계로서, 희생층 및 하나 이상의 보호층은 성장 기판과 하나 이상의 에피층 사이에 위치하는 것인 단계; 희생층을 에칭제로 에칭시켜 하나 이상의 에피층을 노출시키는 단계; 및 성장 기판 및/또는 하나 이상의 보호층을 열처리하는 단계를 포함하는 방법이 개시되어 있다.

10. 发明公开

KR1020140085560A 가열 처리를 통한 표면 평활화 방법 审中-实审
标题翻译：通过热处理来吸收表面的方法
公开(公告)号：KR1020140085560A
公开(公告)日：2014-07-07
申请号：KR1020147014119
申请日：2012-10-26
申请人： 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
发明人： 주앙노또마 , 보그밀로비츠얀
IPC分类号： H01L21/324 , H01L21/18 , H01L21/265
CPC分类号： H01L21/302 , H01L21/26506 , H01L21/3245 , H01L21/3247 , H01L21/76254
摘要： Ga, As, Al, In, P 및 N 으로부터 선택되는 적어도 2개의 원소들에 기초한 반도체 합금으로 제조되는 제 1 기판 (3) 의 거친 표면 (4) 을 평활화하는 공정은, 거친 표면 (4) 이 제 2 기판 (6) 의 표면에 대면하여 배치되도록 제 2 기판 (6) 을 제 1 기판 (3) 에 대면하여 배치함으로써 구현된다. 제 1 기판 (3) 및 제 2 기판 (6) 은 적어도 10 ㎛ 의 거리에 의해 이격되고, 2개의 기판들 (3, 6) 의 대면 부분들은 한정 공간 (5) 을 정의한다. 다음, 상기 합금의 원소들 중 하나를 부분적으로 탈착시키고 한정 공간 (5) 에서 이 원소의 포화 증기압에 도달시키고 거친 표면 (4) 의 거칠기를 감소시키기에 충분한 표면 원자 이동도를 얻도록 하기 위해서 제 1 기판 (3) 을 가열한다.

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