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1. 发明授权

KR101370296B1 비휘발성 메모리 有权
标题翻译：非易失性存储器
公开(公告)号：KR101370296B1
公开(公告)日：2014-03-05
申请号：KR1020070070487
申请日：2007-07-13
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 카토,키요시 , 야마자키,슌페이
IPC分类号： G11C16/14 , G11C16/16 , G11C16/24 , G11C16/08
CPC分类号： G11C8/10 , G11C8/12 , G11C8/14 , G11C16/0458 , G11C16/0491 , H01L27/115 , H01L27/11526 , H01L27/11546 , H01L27/12 , H01L27/124
摘要： 본 발명은 고집적화의 실현을 가능하게 하는 비휘발성 메모리를 제공하는 것을 과제로 한다.
행방향과 열방향에 대응하여 복수의 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이와, 복수의 제 1 워드선과, 복수의 제 2 워드선과, 복수의 비트선을 형성하고, 복수의 메모리 셀의 각각에, 직렬로 접속된 제 1 메모리 트랜지스터와 제 2 메모리 트랜지스터를 형성하고, 제 1 메모리 트랜지스터의 게이트 전극을 제 1 워드선에 접속하고, 제 2 메모리 트랜지스터의 게이트 전극을 제 2 워드선에 접속하고, 제 1 메모리 트랜지스터의 소스 또는 드레인 영역의 한쪽을 제 1 비트선에 접속하고, 제 2 메모리 트랜지스터의 소스 또는 드레인 영역의 다른쪽을 제 2 비트선에 접속하고, 제 1 비트선 및 제 2 비트선을, 각각 메모리 셀이 형성된 열과 인접하는 열의 메모리 셀과 공통화하여 형성한다.
메모리 셀, 워드선, 비트선, 메모리 트랜지스터

2. 发明授权

KR100920315B1 듀얼 비트 선택을 갖는 듀얼 비트 메모리용 비트 라인디코딩 구성 및 회로 失效
标题翻译：位线解码方案和具有双位选择的双位存储器的电路
公开(公告)号：KR100920315B1
公开(公告)日：2009-10-07
申请号：KR1020020039107
申请日：2002-07-06
申请人： 할로 엘에스아이, 인크.
发明人： 오구라토모코
IPC分类号： G11C7/18 , G11C16/00
CPC分类号： G11C16/24 , G11C8/10 , G11C16/0458 , G11C16/08
摘要： 본 발명에서, 듀얼 비트 플래시 메모리 어레이의 복수의 비트 라인들에 데이터 및 전압을 접속하는 비트 라인 디코더 구성이 기재된다. 그 비트 라인들은 제 1 디코더 유닛에 의해 복수의 중간 데이터 라인들에 접속되고, 중간 데이터 라인들은 제 2 디코더 유닛에 의해 상기 감지 증폭기들의 복수의 데이터 라인들에 접속된다. 일실시예에서, 상기 전압은 별개의 디코더 유닛을 통해 선택된 비트 라인에 접속되고, 제 2 실시예에서, 전압은 중간 데이터 라인들에 접속된 디코더 유닛을 통해 접속된다.
듀얼 비트 셀, 플래시 메모리 어레이, 비트 라인, 중간 데이터 라인, 감지 증폭기

3. 发明公开

KR1020060037722A 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법 有权
标题翻译：具有多位非易失性存储单元的半导体器件及其制造方法
公开(公告)号：KR1020060037722A
公开(公告)日：2006-05-03
申请号：KR1020040086765
申请日：2004-10-28
申请人： 삼성전자주식회사
发明人： 서보영 , 전희석 , 강성택
IPC分类号： H01L27/115
CPC分类号： G11C16/0475 , G11C11/5621 , G11C11/5692 , G11C16/0458 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L21/823462
摘要： 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자가 제공된다. 반도체 소자는 소오스 및 드레인 터미널이 각각 공유되고, 각각의 콘트롤 전압에 연결되는 복수의 트랜지스터들을 구비하는 단위 셀을 포함한다. 따라서, 복수의 트랜지스터별로 문턱 전압 쉬프트가 가능하여 단위 셀당 멀티 비트 저장이 가능하게 된다. 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자의 제조 방법 또한 제공된다.
멀티 비트, 비휘발성 메모리, 3차원 반도체 바디

4. 发明公开

KR1020060008326A 독립 게이트 구조들을 구비한 트랜지스터 有权
标题翻译：具有独立门结构的晶体管
公开(公告)号：KR1020060008326A
公开(公告)日：2006-01-26
申请号：KR1020057022325
申请日：2004-04-16
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 매튜레오 , 스테이믈로버트에프. , 무라리다르라마찬드란
IPC分类号： H01L21/335 , B82Y40/00
CPC分类号： H01L29/785 , G11C16/0458 , G11C16/0475 , H01L27/115 , H01L27/11521 , H01L29/66795 , H01L29/66818 , H01L29/7881 , H01L29/7887 , H01L29/792 , H01L29/7923
摘要： A method of making a transistor with independent gate structures (701, 703). The gate structures are each adjacent to sidewalls of a semiconductor structure (105). The method includes depositing at least one conformal layer that includes a layer of gate material (203) over a semiconductor structure that includes the channel region. A planar layer (403) is formed over the wafer. The planar layer has a top surface below the top surface of the at least one conformal layer at a location over the substrate. The at least one conformal layers are etched to remove the gate material over the semiconductor structure.
摘要翻译：一种制造具有独立栅极结构的晶体管的方法（701,703）。栅极结构各自与半导体结构（105）的侧壁相邻。该方法包括在包括沟道区域的半导体结构上沉积包括栅极材料层（203）的至少一个共形层。在晶片上形成平面层（403）。平面层在衬底上方的位置处具有在至少一个共形层的顶表面下方的顶表面。蚀刻至少一个共形层以去除半导体结构上的栅极材料。

5. 发明公开

KR1020040068147A 트랜지스터와 그것을 사용한 반도체 메모리 无效
标题翻译：晶体管和半导体存储器使用它
公开(公告)号：KR1020040068147A
公开(公告)日：2004-07-30
申请号：KR1020047007756
申请日：2002-11-20
申请人： 이노텍 가부시기가이샤
发明人： 미이다다카시
IPC分类号： H01L27/115
CPC分类号： H01L27/11543 , G11C16/0458 , G11C16/0491 , H01L21/28273 , H01L27/105 , H01L27/11526 , H01L29/66825 , H01L29/7887
摘要： A transistor includes p-type semiconductor (12) including a proj ection (13a) having a pair of side walls (13b, 13b) facing each other, a gate insulation layer (15c), a pair of n-type source/drain regions (BL1, BL2), tunnel insulation layers (15a), a pair of floating gates (FG1, FG2), inter-polycrystalline insulation layers, and a control gate (CG). The root portion of the proj ection (13A), which virtually connects the source/drain regions (BL1, BL2) with a straight line, is higher in the concentration of the p-type impurity than the other portion. A delete voltage for deleting charges stored in the floating gate (FG) is applied between the control gate (CG) and the source/drain region (BL1, BL2), so that a delete current flows toward the control gate (CG) or the source/drain region (BL1, BL2), the charges stored being deleted.

6. 发明授权

KR100362125B1 불휘발성반도체메모리및그제조방법 失效
公开(公告)号：KR100362125B1
公开(公告)日：2003-07-16
申请号：KR1019980035169
申请日：1998-08-28
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 가와따마사또
IPC分类号： H01L29/788 , H01L27/115
CPC分类号： G11C16/0475 , G11C11/5621 , G11C16/0458 , G11C2211/5612 , H01L29/66825 , H01L29/7887 , H01L29/7889
摘要： A nonvolatile semiconductor memory device includes a vertical memory cell. The memory cell is constituted by at least a channel portion, a drain and a source, first and second floating gates, and a control gate. The channel portion is vertically formed on a semiconductor substrate. The drain and the source are formed at upper and lower positions of the channel portion to form a channel in the channel portion. The first floating gate is formed on part of a side portion of the channel portion via a gate insulating film. The second floating gate is formed on the side portion of the channel portion in a region without the first floating gate. The control gate is formed outside the first and second floating gates via an insulating isolation film. A method of manufacturing the nonvolatile semiconductor memory device is also disclosed.
摘要翻译：非易失性半导体存储器件包括垂直存储器单元。存储器单元至少由沟道部分，漏极和源极，第一和第二浮置栅极以及控制栅极构成。沟道部分垂直形成在半导体衬底上。漏极和源极形成在沟道部分的上部和下部位置处，以在沟道部分中形成沟道。第一浮置栅极经由栅极绝缘膜形成在沟道部分的侧部的一部分上。第二浮栅在没有第一浮栅的区域中形成在沟道部分的侧部上。控制栅极经由绝缘隔离膜形成在第一和第二浮栅的外部。还公开了一种制造非易失性半导体存储器件的方法。

7. 发明公开

KR1020020046139A 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020020046139A
公开(公告)日：2002-06-20
申请号：KR1020010049676
申请日：2001-08-17
申请人： 가부시끼가이샤 르네사스 테크놀로지
发明人： 오사베타로 , 이시이토모유키 , 야노카즈오 , 코바야시타카시
IPC分类号： H01L27/115 , H01L29/788 , H01L21/8247
CPC分类号： H01L27/11521 , B82Y10/00 , G11C16/0433 , G11C16/0458 , G11C16/0483 , G11C16/0491 , G11C16/10 , G11C16/26 , G11C2216/06 , H01L27/115 , H01L29/42332 , H01L29/42348 , H01L29/7887
摘要： PURPOSE: To provide a low-cost semiconductor storage device by improving reliability at cell level instead of avoiding electric memory cell failure such as ECC, and to provide a cell structure capable of realizing a vertical scaling while reliability is assured. CONSTITUTION: Related to a semiconductor storage device requiring fast reading, a charge storage region comprises fine particles comprising a charge storage small region of many independent semiconductors, for improved reliability at cell level.
摘要翻译：目的：提供一种低成本的半导体存储器件，通过提高电池级的可靠性，而不是避免诸如ECC之类的电存储器单元故障，并提供能够实现垂直缩放的单元结构，同时确保可靠性。构成：与需要快速读取的半导体存储装置相关，电荷存储区域包括包含许多独立半导体的电荷存储小区域的细颗粒，以提高电池级的可靠性。

8. 发明公开

KR1020010060559A 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 失效
标题翻译：多位闪存存储单元和使用该程序的程序方法
公开(公告)号：KR1020010060559A
公开(公告)日：2001-07-07
申请号：KR1019990062956
申请日：1999-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 신진 , 장상환 , 최승욱 , 심근수
IPC分类号： H01L27/115
CPC分类号： G11C16/0475 , G11C11/5621 , G11C11/5628 , G11C11/5671 , G11C16/0458 , G11C2211/5612 , H01L29/7887
摘要： PURPOSE: A multi-bit flash memory cell is provided to store information of at least 2 states in a flash memory cell, by forming a floating gate doped with an N-type region and a P-type region so that two kinds of cells having different threshold voltages are connected in series. CONSTITUTION: A floating gate(12) is electrically separated from a semiconductor substrate(11) by a gate oxide layer wherein one side of the floating gate has the first doping region and the other side of the floating gate has the second doping region. A control gate(13) is electrically separated from the floating gate by a dielectric layer, overlapping the floating gate by a self-aligned method. The first junction region(14) is formed in the semiconductor substrate outside the first doping region of the floating gate. The second junction region(15) is formed in the semiconductor substrate outside the second doping region of the floating gate.
摘要翻译：目的：提供一种多位闪存单元，通过形成掺杂有N型区域和P型区域的浮置栅极来存储闪存单元中至少2个状态的信息，使得两种单元格具有不同的阈值电压串联。构成：浮栅（12）通过栅极氧化层与半导体衬底（11）电隔离，其中浮置栅极的一侧具有第一掺杂区域，而浮置栅极的另一侧具有第二掺杂区域。控制栅极（13）通过介电层与浮置栅极电隔离，通过自对准方法与浮置栅极重叠。第一结区域（14）形成在浮置栅极的第一掺杂区域外部的半导体衬底中。第二结区域（15）形成在浮置栅极的第二掺杂区域的外侧的半导体衬底中。

9. 发明公开

KR1020080111963A 비휘발성 메모리 소자 및 그 형성방법 无效
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR1020080111963A
公开(公告)日：2008-12-24
申请号：KR1020070060573
申请日：2007-06-20
申请人： 삼성전자주식회사
发明人： 박성철 , 한정욱 , 김재황 , 김주리
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C16/0458 , G11C8/08 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42332 , H01L27/10885
摘要： A non-volatile memory device and a method of formation thereof are provided to prevent program disturbance with an isolation gate line. A non-volatile memory device comprises a semiconductor substrate and a memory cell unit. A memory cell unit is arranged on the semiconductor substrate with a matrix type of a matrix direction. The memory cell unit comprises a turner insulating layer(110), a first memory gate and second memory gates(102a,120b), an isolation gate(130), and a word line(140). The turner insulating layer is located on the surface of the semiconductor substrate. The first memory gate and the second memory gate are arranged on the turner insulating layer with being separated from each other. The isolation gate is arranged between the first memory gate and the second memory gate. The word line covers the first memory gate, the second memory gate and the isolation gate.
摘要翻译：提供了非易失性存储器件及其形成方法，以通过隔离栅极线来防止程序干扰。非易失性存储器件包括半导体衬底和存储单元单元。存储单元单元以矩阵型的矩阵方向布置在半导体衬底上。存储单元单元包括转栅绝缘层（110），第一存储栅极和第二存储栅极（102a，120b），隔离栅极（130）和字线（140）。转栅绝缘层位于半导体衬底的表面上。第一存储栅极和第二存储栅极被布置在彼此分离的转子绝缘层上。隔离栅极被布置在第一存储器栅极和第二存储器栅极之间。字线覆盖第一个存储器栅极，第二个存储器栅极和隔离栅极。

10. 发明公开

KR1020070007256A 필러 셀 플래시 메모리 기술 无效
标题翻译：支柱电池闪存存储技术
公开(公告)号：KR1020070007256A
公开(公告)日：2007-01-15
申请号：KR1020067011518
申请日：2004-12-01
申请人： 샌디스크 엘엘씨
发明人： 모크레시,니마 , 루체,제프리더블유
IPC分类号： G11C16/00 , B82Y10/00
CPC分类号： H01L27/11521 , G11C16/0458 , H01L27/115 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7883
摘要： An array of a pillar-type nonvolatile memory cells (803) has each memory cell isolated from adjacent memory cells by a trench (810). Each memory cell is formed by a stacking process layers on a substrate: tunnel oxide layer (815), polysilicon floating gate layer (819), ONO or oxide layer (822), polysilicon control gate layer (825). Many aspects of the process are self-aligned. An array of these memory cells will require less segmentation. Furthermore, the memory cell has enhanced programming characteristics because electrons are directed at a normal or nearly normal angle (843) to the floating gate (819). ® KIPO & WIPO 2007
摘要翻译：柱状非易失性存储单元（803）的阵列具有通过沟槽（810）与相邻存储单元隔离的每个存储单元。每个存储单元由衬底上的堆叠处理层形成：隧道氧化物层（815），多晶硅浮动栅极层（819），ONO或氧化物层（822），多晶硅控制栅极层（825）。这个过程的很多方面都是自相矛盾的。这些存储单元的阵列将需要较少的分割。此外，存储单元具有增强的编程特性，因为电子被引导到浮动栅极（819）的正常或几乎正常的角度（843）。 ®KIPO＆WIPO 2007

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