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1. 发明公开

KR1019990078407A 무선 호출기의 디렉토리 및 일정 달력의 외부 컴파일 장치 无效
标题翻译：指令的外部编译设备和纸张的日程表
公开(公告)号：KR1019990078407A
公开(公告)日：1999-10-25
申请号：KR1019990011011
申请日：1999-03-30
申请人： 치우 홍-처
发明人： 치우홍-처
IPC分类号： H04B5/04
CPC分类号： G06F13/10 , G06F9/02 , G06F13/4204 , G06F13/4282 , G06F2213/0002 , G06F2213/0004 , G06F2213/3814
摘要： 본발명은무선호출기의디렉토리및 일정달력(schedule calendar)의외부컴파일장치에관한것으로, 무선호출기의통신포트가확장되거나, 외부데이터변환및 검출회로에연결하기위해통신포트를더 추가하므로, 그통신포트는일반컴퓨터의통신포트와의연결에사용되고, 따라서일정달력, 디렉토리등에관한개별데이터를직접수신할수 있어, 사용자는필요한이들메시지를탐색할수 있다. 무선호출기와컴퓨터의연결에따른종래기술의불편함이개선된다. 따라서무선호출기가그림문자캐릭터를편집하는데사용할수 없는불편함이개선되므로, 컴퓨터와무선호출기양자의데이터베이스가동일한편집데이터를갖는다.

2. 发明公开

KR1020160093430A 반도체 메모리 장치 및 이의 데이터 입출력 방법 审中-实审
标题翻译：半导体存储器和数据输入/输出方法
公开(公告)号：KR1020160093430A
公开(公告)日：2016-08-08
申请号：KR1020150014435
申请日：2015-01-29
申请人： 에스케이하이닉스 주식회사
发明人： 구기봉
IPC分类号： G11C7/10 , G11C8/08
CPC分类号： G06F13/1668 , G06F13/4204 , G06F13/4282 , G11C7/1006 , G11C7/103 , G11C7/1084 , G11C7/1096 , G11C8/08
摘要： 반도체메모리장치는라이트데이터버스인버전부및 라이트데이터극성변환부를포함한다. 상기라이트데이터버스인버전부는입력데이터중 과반이특정레벨을가질때, 상기입력데이터의레벨을반전시켜인버전변환데이터를생성한다. 상기라이트데이터극성변환부는라이트신호및 제 1 뱅크어드레스신호에기초하여상기인버전변환데이터의레벨을반전시켜극성변환데이터를생성한다.
摘要翻译：半导体存储器件包括写数据总线反转部分和写数据极性会话部分。写入数据总线反转部分，当输入数据的一半具有特定电平时，转换输入数据的电平并产生反转转换数据。写数据极性转换部分转换反转转换数据的电平，并根据写信号和第一存储体地址信号产生极性会话数据。因此，可以恢复读取操作中投入的数据的级别。

3. 发明公开

KR1020120019711A 네트워크 아키텍처 및 이를 이용한 패킷 처리 방법 有权
标题翻译：网络架构和使用该处理数据包的方法
公开(公告)号：KR1020120019711A
公开(公告)日：2012-03-07
申请号：KR1020100083088
申请日：2010-08-26
申请人： 한국과학기술원
发明人： 박경수 , 문수복 , 한상진 , 장건
IPC分类号： H04L12/28 , G06F9/28 , G06T1/20
CPC分类号： G06F9/46 , G06F12/0862 , G06F13/4204 , G06T1/20
摘要： PURPOSE: A network architecture and a packet handling method using the same are provided to distribute packets in CPU using GPU, thereby handling the packet at a high speed. CONSTITUTION: A CPU(11) executes a first operation in relation to packet handling. A GPU(13) is connected to the CPU through a input/output hub. The GPU executes a second operation in relation to the packet handling. Two huge packet buffers store the packet data for the whole packet. A huge packet buffer is a buffer for metadata. Another huge packet buffer is a buffer for packet data.
摘要翻译：目的：提供一种网络架构和使用其的数据包处理方法，以便在CPU中使用GPU分发数据包，从而高速处理数据包。构成：CPU（11）执行与数据包处理相关的第一操作。 GPU（13）通过输入/输出集线器连接到CPU。 GPU执行与分组处理相关的第二操作。两个巨大的数据包缓冲区存储整个数据包的数据包数据。巨大的数据包缓冲区是元数据的缓冲区。另一个巨大的数据包缓冲区是数据包数据的缓冲区。

4. 发明公开

KR1020000028472A 패러렐 방식의 데이터 송수신 장치 无效
标题翻译：并发发送和接收数据的设备
公开(公告)号：KR1020000028472A
公开(公告)日：2000-05-25
申请号：KR1019980046692
申请日：1998-10-31
申请人： 대우전자주식회사
发明人： 이태호
IPC分类号： H04L12/00
CPC分类号： G06F13/4204
摘要： PURPOSE: A device for parallel transmitting and receiving data is provided to improve a transmitting speed of data by transmitting data with reducing a clock speed as a serial method when data is transmitted. CONSTITUTION: One data line is selected among parallel data lines. To uniform a low and high rate of one selected data line, an original data line is changed by mixing, exclusive-OR, the selected data line and a random signal. A clock is transmitted to an appropriate device for interface by changing the clock with the exclusive-OR of the changed data line and the clock. The data line and the clock transmitted by changing are restored in a receiving side of the device for interface. Thereby the transmitting speed of data is improved by reducing a clock speed than an original clock speed.
摘要翻译：目的：提供用于并行发送和接收数据的设备，用于通过在发送数据时以串行方式减少时钟速度发送数据来提高数据的发送速度。构成：在并行数据线之间选择一条数据线。为了使一个选定数据线的低速和高速率均匀化，通过混合，异或，所选数据线和随机信号来改变原始数据线。通过使用改变的数据线和时钟的异或来改变时钟，将时钟发送到适当的设备进行接口。通过改变传输的数据线和时钟在用于接口的设备的接收侧被恢复。从而通过减少与原始时钟速度相比的时钟速度来提高数据的传输速度。

5. 发明授权

KR101733203B1 아이디 컨버터를 포함하는 버스 시스템 및 그것의 변환 방법 有权
公开(公告)号：KR101733203B1
公开(公告)日：2017-05-08
申请号：KR1020100099958
申请日：2010-10-13
申请人： 삼성전자주식회사
发明人： 이범학 , 임상우 , 임의철 , 허재영
IPC分类号： G06F13/42 , G06F13/40 , G06F13/16
CPC分类号： G06F13/14 , G06F13/42 , G06F13/4204 , G06F2213/0038
摘要： 본발명의버스시스템은, 소정의비트폭을갖는제1 트랜잭션아이디를갖는마스터장치와, 상기제1 트랜잭션아이디의비트폭과다른비트폭의제2 트랜잭션아이디를갖는슬레이브장치와, 상기마스터장치와상기슬레이브장치를연결하기위한버스, 그리고상기버스와상기슬레이브장치사이에연결되고, 상기버스를통해상기마스터장치로부터트랜잭션요청이수신될때, 상기마스터장치로부터의상기제1 트랜잭션아이디를상기제2 트랜잭션아이디로매핑해서상기슬레이브장치로제공하고, 상기슬레이브장치로부터의상기제2 트랜잭션아이디를상기제1 트랜잭션아이디로리매핑해서상기마스터장치로제공하는아이디컨버터를포함한다.

6. 发明公开

KR1020120125572A 직렬 및 병렬 통신용 하이브리드 인터페이스 无效
标题翻译：用于串行和并行通信的混合接口
公开(公告)号：KR1020120125572A
公开(公告)日：2012-11-15
申请号：KR1020127023648
申请日：2011-02-04
申请人： 실리콘 이미지, 인크.
发明人： 루버그,알랜,티. , 이삭,로거,디.
IPC分类号： H04L29/10
CPC分类号： G06F13/4204 , G06F13/4045 , G06F13/4282 , H04L29/10 , Y02D10/14 , Y02D10/151
摘要： 본 발명의 실시예들은 일반적으로 직렬/병렬 통신용 하이브리드 인터페이스에 관한 것이다. 방법 실시예는 제2 장치로의 데이터 송신 또는 제2 장치로부터의 데이터 수신을 위해 제1 장치를 초기화하는 단계, 상기 제1 장치에 대한 인터페이스를 복수의 제1 핀을 포함하는 병렬 인터페이스에 대한 제1 모드로 전환시키는 단계, 및 상기 복수의 제1 핀을 통해 상기 제1 모드에서 병렬 데이터를 송신 또는 수신하는 단계를 포함한다. 이 방법은 상기 제1 장치의 인터페이스를 복수의 제2 핀을 포함하는 직렬 인터페이스에 대한 제2 모드로 전환시키는 단계로서, 상기 복수의 제1 핀과 상기 복수의 제2 핀은 중첩하는 핀 세트를 포함하는 단계와, 상기 복수의 제2 핀을 통해 상기 제2 모드에서 직렬 데이터를 송신 또는 수신하는 단계를 더 포함한다.

7. 发明公开

KR1020100061127A 엔코더 신호의 처리방법 有权
标题翻译：编码器输出信号处理方法
公开(公告)号：KR1020100061127A
公开(公告)日：2010-06-07
申请号：KR1020080120024
申请日：2008-11-28
申请人： 한국전기연구원
发明人： 김종무 , 이기창 , 강대욱 , 박정우 , 구대현
IPC分类号： G01P3/486 , G01P3/481
CPC分类号： G01P3/486 , G01D5/2451 , G06F7/548 , G06F13/4204
摘要： PURPOSE: A processing method of an encoder signal is provided to precisely control the speed and location of a controlled target by obtaining measurement result including the improved resolution. CONSTITUTION: A sine wave signal of A phase and B phase with 90° phase difference is inputted as the output signal of an encoder sensor part. An analog signal which has a shifted phase is obtained from the sine wave signal on the A phase and the B phase. A comparator converts the sine wave signal of the A phase and B phase and an analog signal which has a phase shifted form into a digital signal, respectively. An eight times multiplied digital signal is obtained from the transformed digital signal. An M/T counter acquires velocity information from the eight times multiplied signal. The location information is obtained from the velocity information. The analog signal which has a shifted phase form is the sine wave signal which has two forms which has a phase shifted at 45° and -45°.
摘要翻译：目的：提供编码器信号的处理方法，通过获得包括改进分辨率的测量结果来精确控制受控对象的速度和位置。构成：输入具有90°相位差的A相和B相的正弦波信号作为编码器传感器部分的输出信号。从A相和B相的正弦波信号获得具有移相的模拟信号。 A比较器将A相和B相的正弦波信号和具有相移形式的模拟信号分别转换为数字信号。从变换的数字信号获得八倍数字信号。 M / T计数器从八倍乘法信号获取速度信息。从速度信息获得位置信息。具有偏移相位形式的模拟信号是正弦波信号，其具有在45°和-45°相移的两种形式。

8. 发明公开

KR1020010048684A 범용 직렬 버스 송신기 无效
标题翻译：通用串行总线发送器
公开(公告)号：KR1020010048684A
公开(公告)日：2001-06-15
申请号：KR1019990053470
申请日：1999-11-29
申请人： 삼성전자주식회사
发明人： 김용빈
IPC分类号： H04B1/04
CPC分类号： G06F13/4204 , H03K5/133
摘要： PURPOSE: A USB(Universal Serial Bus) transmitter is provided to adjust the crossing point of differential signals transmitted, even after being designed and manufactured. CONSTITUTION: A universal serial bus transmitter is composed of the first and second demultiplexers(111,112), the first and second delay parts(131,132), and the first and second transmitting drivers(151,152). The first demultiplexer(111) receives an input signal(IN) and outputs the first non-delay signal(NDEL1) or the first preliminary delay signal(PDEL1) according to the first control signal(MCON1). The second demultiplexer(112) receives the input signal(IN) and outputs the second non-delay signal(NDEL2) or the second preliminary delay signal(PDEL2) according to the second control signal(MCON2). The first delay part(131) delays the first preliminary delay signal(PDEL1) with a given delay time(TD1) according to the first delay control signal(DCON1) and outputs the first delay signal(SDEL1). The second delay part(132) delays the second preliminary delay signal(PDEL2) with a given delay time(TD2) according to the second delay control signal(DCON2) and outputs the second delay signal(SDEL2). The first transmitting driver(151) receives the first non-delay signal(NDEL1) and the first delay signal(SDEL1) and outputs a positive signal(POS). The second transmitting driver(152) receives the second non-delay signal(NDEL2) and the second delay signal(SDEL2) and outputs a negative signal(NEG).
摘要翻译：目的：即使在设计和制造后，也提供USB（通用串行总线）发送器来调节发送的差分信号的交叉点。构成：通用串行总线发送器由第一和第二解复用器（111,112），第一和第二延迟部分（131,132）以及第一和第二发送驱动器（151,152）组成。第一解复用器（111）接收输入信号（IN），并根据第一控制信号（MCON1）输出第一非延迟信号（NDEL1）或第一初步延迟信号（PDEL1）。第二解复用器（112）接收输入信号（IN），并根据第二控制信号（MCON2）输出第二非延迟信号（NDEL2）或第二初步延迟信号（PDEL2）。第一延迟部分（131）根据第一延迟控制信号（DCON1）以给定的延迟时间（TD1）延迟第一初步延迟信号（PDEL1），并输出第一延迟信号（SDEL1）。第二延迟部（132）根据第二延迟控制信号（DCON2）以给定的延迟时间（TD2）延迟第二初步延迟信号（PDEL2），并输出第二延迟信号（SDEL2）。第一发送驱动器（151）接收第一非延迟信号（NDEL1）和第一延迟信号（SDEL1），并输出正信号（POS）。第二发送驱动器（152）接收第二非延迟信号（NDEL2）和第二延迟信号（SDEL2），并输出负信号（NEG）。

9. 发明公开

KR1020000046129A CDMA 시스템에서의 상ㆍ하위 프로세서간 데이터 다중 전송장치 및 방법 无效
标题翻译： CDMA系统和数据多路复用传输方法中的上位和下位处理器之间的数据多路复用传输装置
公开(公告)号：KR1020000046129A
公开(公告)日：2000-07-25
申请号：KR1019980062805
申请日：1998-12-31
申请人： 유티스타콤코리아 유한회사
发明人： 염윤종 , 백문석
IPC分类号： H04B7/26
CPC分类号： G06F13/4204 , G06F13/24 , G06F13/4063 , G06F15/163
摘要： PURPOSE: A data multiplexing transmission device is provided to enhance a transmission efficiency by reducing a transmission time in case of a parallel data transmission operation between one upper processor and many lower processors. CONSTITUTION: One upper processor includes interrupt control part(110), a first CPU(120), and a decoder(130). The lower processor includes a dual port RAM(210), and a second CPU(220). A parallel data multiplexing communication can be performed between one upper processor and many lower processors. Therefore, in case of a parallel data transmission operation between one upper processor and many lower processor, a transmission time is reduced, and a transmission efficiency can be enhanced.
摘要翻译：目的：提供一种数据复用传输设备，用于通过在一个上位处理器与许多较低处理器之间的并行数据传输操作的情况下减少传输时间来提高传输效率。构成：一个上位处理器包括中断控制部分（110），第一CPU（120）和解码器（130）。下处理器包括双端口RAM（210）和第二CPU（220）。可以在一个上位处理器和许多较低处理器之间执行并行数据复用通信。因此，在一个上位处理器和多个下位处理器之间进行并行数据传输操作的情况下，传输时间减少，并且可以提高传输效率。

10. 发明公开

KR1020160147971A 공통 반도체 기판상의 적어도 2개의 물리 마이크로컨트롤러로 구성된 하나의 논리 마이크로컨트롤러의 형성 审中-实审
标题翻译： 2在通用半导体基板上形成最少两个物理微控制器的逻辑微控制器
公开(公告)号：KR1020160147971A
公开(公告)日：2016-12-23
申请号：KR1020167033357
申请日：2015-02-24
申请人： 로베르트 보쉬 게엠베하
发明人： 아우에악셀 , 슈미트한스-발터
IPC分类号： G05B19/042
CPC分类号： G05B19/0421 , G05B2219/2224 , G05B2219/45018 , G06F13/4068 , G06F13/4204 , G06F13/4282
摘要： 본발명은하나의공통반도체기판(100) 상에적어도 2개의마이크로컨트롤러(200, 300)로구성된어셈블리에관한것으로, 상기적어도 2개의마이크로컨트롤러(200, 300) 각각은하드웨어인터페이스(210, 310)를가지며, 상기적어도 2개의마이크로컨트롤러(200, 300)는데이터전송을위해상기하드웨어인터페이스(210, 310)를통해커플링수단(400)과연결된다.
摘要翻译：一种在公共半导体衬底上的至少两个微控制器的系统，所述至少两个微控制器中的每一个分别具有一个硬件接口，并且所述至少两个微控制器通过耦合器件经由所述硬件接口以数据传输方式耦合。

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