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1. 发明公开

KR1020170077952A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020170077952A
公开(公告)日：2017-07-07
申请号：KR1020150187869
申请日：2015-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 홍윤기
IPC分类号： G11C7/10
CPC分类号： G11C7/1063 , G11C7/103 , G11C7/1039 , G11C7/106 , G11C7/109 , G11C7/12 , G11C7/22 , G11C19/28 , G11C2207/107
摘要： 데이터를저장하고, 저장된데이터를파이프입력데이터로서출력하는데이터저장영역; 복수개의파이프레지스터를포함하며, 복수개의연결인에이블신호, 복수개의파이프입력신호및 복수개의파이프출력신호에응답하여상기파이프입력데이터를입력받고파이프출력데이터로서출력하는파이프레지스터의개수를결정하는파이프레지스터그룹; 및상기파이프출력데이터를드라이빙하여출력데이터로서출력하는출력드라이버를포함한다.
摘要翻译：数据存储区域，用于存储数据并将存储的数据输出为管道输入数据; 管用于确定管寄存器的数量包括多个管寄存器，响应于多个连接的使能信号，多个配管的输入信号的和被输入到所述管道输入数据输出为管输出数据中的多个管的输出信号的注册组; 输出驱动器用于驱动管道输出数据并输出管道输出数据作为输出数据。

2. 发明授权

KR101157030B1 데이터 출력 회로 有权
标题翻译：数据输出电路
公开(公告)号：KR101157030B1
公开(公告)日：2012-06-21
申请号：KR1020100113766
申请日：2010-11-16
申请人： 에스케이하이닉스 주식회사
发明人： 이동욱
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C7/103 , G11C7/1006 , G11C7/106 , G11C19/28
摘要： A data output circuit includes an output control signal generation unit configured to generate output control signals in response to an output enable bar signal and a delay locked clock signal and a register configured to output stored data in response to the output control signals.

3. 发明公开

KR1020100054418A 상 변화 메모리 장치 无效
标题翻译：相变随机访问存储器件
公开(公告)号：KR1020100054418A
公开(公告)日：2010-05-25
申请号：KR1020080113344
申请日：2008-11-14
申请人： 삼성전자주식회사
发明人： 이광진 , 문영국 , 김광호
IPC分类号： G11C13/02 , G11C7/10 , G11C8/04
CPC分类号： G06F12/0215 , G06F12/0238 , G06F2212/7203 , G11C7/103 , G11C13/0004 , G11C13/004 , Y02D10/13
摘要： PURPOSE: A phase-change memory device is provided to be operated at high speed by being operated with various page modes. CONSTITUTION: A data register(420) pre-fetches read-out data of a phase-change memory cell array. A data output part receives read-out data pre-patched from the data register and outputs data. A page mode setting part(440) sets one between a first page mode and a second page mode. A sense amplifier(436) receives read-out data pre-patched from the data register and amplifies a sense amplifier. A data mux(434) receives read-output data and outputs read-out data from at least sense amplifier.
摘要翻译：目的：通过各种页面模式的操作，提供一个高速运行的相变存储器件。构成：数据寄存器（420）预取相变存储器单元阵列的读出数据。数据输出部分接收从数据寄存器预先修补的读出数据并输出数据。页面模式设置部分（440）在第一页面模式和第二页面模式之间设置一个。读出放大器（436）接收从数据寄存器预先修补的读出数据并放大读出放大器。数据复用器（434）接收读取 - 输出数据并从至少读出放大器输出读出数据。

4. 发明公开

KR1020100053472A 반도체 기억 장치의 독출 회로 및 반도체 기억 장치 有权
标题翻译：用于半导体存储器件和半导体存储器件的读取电路
公开(公告)号：KR1020100053472A
公开(公告)日：2010-05-20
申请号：KR1020090108677
申请日：2009-11-11
申请人： 세이코 인스트루 가부시키가이샤
发明人： 가네코데츠야
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G11C7/103 , G11C7/1039
摘要： PURPOSE: A read-out circuit and a semiconductor memory device thereof are provided to reduce the scale of a circuit by deciding the number of sense amplifier according to a byte selector. CONSTITUTION: A byte selector(B0~B3) outputs a first or a eighth data signal from a plurality of memory cells based on the address, respectively. A sense amplifier simultaneously senses each first data signal from a plurality of byte selectors before the address is decided. The sense amplifier(A1~A4) senses each second or eighth data signal from the byte selector corresponding to the address which is determined. A selector circuit selects a first data signal from the byte selector corresponding to the confirmed address among each first data signal after the address decision. The selector circuit(SL1~SL5) successively selects a second or the eighth data signal.
摘要翻译：目的：提供读出电路及其半导体存储器件，以通过根据字节选择器确定读出放大器的数量来减小电路的规模。构成：字节选择器（B0〜B3）分别基于地址从多个存储单元输出第一或第八数据信号。感测放大器在确定地址之前同时感测来自多个字节选择器的每个第一数据信号。读出放大器（A1〜A4）感测来自与确定的地址对应的字节选择器的每个第二或第八数据信号。在地址决定之后，选择器电路从每个第一数据信号中选择对应于确认地址的字节选择器的第一数据信号。选择器电路（SL1〜SL5）依次选择第二或第八数据信号。

5. 发明授权

KR100942739B1 반도체 메모리 有权
标题翻译：半导体内存
公开(公告)号：KR100942739B1
公开(公告)日：2010-02-17
申请号：KR1020030020257
申请日：2003-03-31
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 사사키주니치 , 시노자키나오하루
IPC分类号： G11C7/00
CPC分类号： G11C7/103 , G11C7/1048 , G11C7/22 , G11C2207/002
摘要： 본 발명은 칩 사이즈를 증가시키는 일없이 고속 동작을 유지하면서 반도체 메모리의 동작시의 소비 전력을 저감시키는 것을 과제로 한다.
펄스 생성 회로는 판독 커맨드에 응답하여 컬럼 펄스를 복수회 생성한다. 어드레스 카운터는 판독 커맨드에 대응하여 공급되는 외부 어드레스에 연속하는 어드레스를 내부 어드레스로서 순차적으로 출력한다. 컬럼 디코더는 컬럼 선택선을 컬럼 펄스에 동기하여 순차적으로 선택한다. 1회의 판독 커맨드에 응답하여 메모리 셀로부터 판독되는 복수 비트의 데이터는 컬럼 스위치를 통해 순차적으로 공통의 데이터 버스선에 전달된다. 이 결과, 데이터 버스선의 갯수를 최소한으로 할 수 있어 칩 사이즈가 증가하는 것을 방지할 수 있다. 하나의 데이터 버스선으로 복수 비트의 데이터를 전달할 수 있기 때문에, 판독 커맨드에 응답하여 활성화하는 메모리 영역을 최소한으로 할 수 있다. 이 결과, 소비 전력을 삭감할 수 있다.
摘要翻译：本发明的一个目的是在不增加芯片尺寸的情况下，在保持高速操作的同时降低半导体存储器操作期间的功耗。

6. 发明授权

KR100723496B1 통합 ＦＩＦＯ 메모리를 사용하는 다중-레이트 입력데이터의 동기화기 및 방법 失效
标题翻译：使用集成FIFO存储器的同步器和多速率输入数据的方法
公开(公告)号：KR100723496B1
公开(公告)日：2007-06-04
申请号：KR1020050073730
申请日：2005-08-11
申请人： 삼성전자주식회사
发明人： 송석범
IPC分类号： G06F13/00 , G06F12/00
CPC分类号： G06F5/14 , G11C7/103 , G11C19/285
摘要： 통합 FIFO 메모리를 사용하는 다중-레이트 입력 데이터의 동기화기 및 방법이 개시된다. 상기 동기화기에서는 메모리가 콘트롤러의 제어에 따라 다중-레이트 입력 데이터를 받아 하나의 시스템 동작 주파수로 변환된 다수의 해당 데이터를 출력한다.
摘要翻译：公开了使用集成FIFO存储器的同步器和多速率输入数据的方法。在同步器中，存储器在控制器的控制下接收多速率输入数据，并输出转换为一个系统操作频率的多个相应数据。

7. 发明公开

KR1020070019807A 통합 ＦＩＦＯ 메모리를 사용하는 다중-레이트 입력데이터의 동기화기 및 방법 失效
标题翻译：多速率输入数据的同步器和方法采用统一的先进先出存储器
公开(公告)号：KR1020070019807A
公开(公告)日：2007-02-15
申请号：KR1020050073730
申请日：2005-08-11
申请人： 삼성전자주식회사
发明人： 송석범
IPC分类号： G06F13/00 , G06F12/00
CPC分类号： G06F5/14 , G11C7/103 , G11C19/285
摘要： 통합 FIFO 메모리를 사용하는 다중-레이트 입력 데이터의 동기화기 및 방법이 개시된다. 상기 동기화기에서는 메모리가 콘트롤러의 제어에 따라 다중-레이트 입력 데이터를 받아 하나의 시스템 동작 주파수로 변환된 다수의 해당 데이터를 출력한다.

8. 发明公开

KR1020060071977A 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로 有权
标题翻译：具有改进结构的多位预电极型半导体存储器件的管道电路
公开(公告)号：KR1020060071977A
公开(公告)日：2006-06-27
申请号：KR1020040110495
申请日：2004-12-22
申请人： 에스케이하이닉스 주식회사
发明人： 신범주
IPC分类号： G11C11/4093
CPC分类号： G11C7/1051 , G11C7/103 , G11C7/1039 , G11C7/106 , G11C11/4093 , G11C2207/107
摘要： Provided is a pipe latch circuit of a multi-bit pre-fetch type semiconductor memory device with an advanced structure. The pipe latch circuit of the present invention comprises: a first latch circuit for latching pre-fetched plural bits of input data from global input/output lines; a first multiplexing circuit comprises a first multiplexer for selecting a certain input data from first group of the input data in response to a first selection control signal and a second multiplexer for selecting a certain input data from second group of the input data in response to a second selection control signal; a second multiplexing circuit for setting a sequence of output data from the first multiplexing circuit in response to a third selection control signal; and a second latch circuit comprises a third latch for latching a first output data from the second multiplexing circuit in response to a first output latch control signal and a fourth latch for latching a second output data from the second multiplexing circuit in response to a second output latch control signal. The invention cuts down the overall chip size and current consumption of the pipe latch circuit by reducing the number of multiplexers necessary for arranging the pre-fetched data in a predetermined output order.

9. 发明公开

KR1020060010849A 메모리 소자에서의 워드 순서지정 방법 失效
标题翻译：具有用于读取和写入操作的不同BURST命令寻址的存储器件
公开(公告)号：KR1020060010849A
公开(公告)日：2006-02-02
申请号：KR1020057025031
申请日：2002-07-10
申请人： 미크론 테크놀로지,인코포레이티드
发明人： 잔젠,제프리더블유.
IPC分类号： G11C7/10 , G11C11/408
CPC分类号： G11C7/1018 , G11C7/1021 , G11C7/103 , G11C8/04
摘要： An addressing scheme and associated hardware allows for two different types of access, one for reading and one for writing, to take place. A memory device constructed according to the invention comprises a plurality of arrays of memory cells. Peripheral devices are provided for reading information out of and for writing information into the plurality of memory cells. The peripheral devices include a reorder circuit responsive to certain address bits for ordering bits received from the plurality of arrays and an address sequencer for routing certain of the address bits to the reorder circuit during a read operation. The method of the present invention comprises reordering a block of n-bit words output from a memory array according to information in certain address bits before outputting at least one n-bit word from a memory device.
摘要翻译：寻址方案和相关硬件允许进行两种不同类型的访问，一种用于阅读，一种用于写入。根据本发明构造的存储器件包括多个存储单元阵列。提供外部设备用于从多个存储器单元读取信息并将信息写入到多个存储器单元中。外围设备包括响应于某些地址位的排序电路，用于排序从多个阵列接收的位;以及地址定序器，用于在读取操作期间将某些地址位路由到重排序电路。本发明的方法包括在从存储器件输出至少一个n位字之前，根据某些地址位中的信息重新排列从存储器阵列输出的n位字的块。

10. 发明公开

KR1020040030049A 읽기 및 쓰기 동작에 여러 다른 버스트 순서 어드레싱을가진 메모리 소자 失效
标题翻译： 읽기및쓰기동작에여러다른버스트순서어드레이을가진메모리소자
公开(公告)号：KR1020040030049A
公开(公告)日：2004-04-08
申请号：KR1020047000533
申请日：2002-07-10
申请人： 미크론 테크놀로지,인코포레이티드
发明人： 잔젠,제프리더블유.
IPC分类号： G11C7/10
CPC分类号： G11C7/1018 , G11C7/1021 , G11C7/103 , G11C8/04
摘要： 본 발명은 두 종류의 액세스(읽기 및 쓰기)를 구현하기 위한 어드레싱 기법 및 관련 하드웨어에 관한 것이다. 발명에 따른 메모리 소자는 다수의 메모리 셀 어레이를 포함한다. 다수의 메모리 셀로부터 정보를 읽어들이고 다수의 메모리 셀에 정보를 기록하기 위해 아래와 같은 주변 장치들이 제공된다.
- 어드레스 비트에 따라, 다수의 어레이로부터 수신한 비트를 순서지정하기 위한 리오더 회로(reorder circuit), 그리고
- 읽기 동작 중 상기 리오더 회로에 상기 어드레스 비트 일부를 전달하기 위한 어드레스 시퀀서(address sequencer).
본 발명의 방법은 메모리 소자로부터 한개 이상의 n-비트 워드를 출력하기 전에 어떤 어드레스 비트의 정보에 따라 메모리 어레이로부터 출력되는 n-비트 워드들의 블록을 순서지정(reordering)하는 과정을 포함한다.
摘要翻译：一种装置能够在从存储器装置输出至少一个n位字之前根据某些地址位中的信息对从多个存储器单元输出的n位字的块进行重新排序，同时忽略那些某些地址位，然后至少输入将一个n位字写入多个存储单元。该设备可以另外包括检查列地址的至少两个最低有效位，并且其中重新排序响应于检查。因此，对于读取，特定的8位突发由最高有效的列地址位标识，而最低有效位CA 0 -CA 2标识关键字之后的最关键字和读取包装序列。对于写入，突发由最高有效列地址标识，其中CA 0 -CA 2为“不关心” 假定位数为000。

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