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1. 发明公开

KR1020160064223A 비대칭 저장 용량을 갖는 다중 채널 메모리 아키텍처에 걸친 데이터의 균일한 인터리빙을 위한 시스템 및 방법 审中-实审
标题翻译：通过具有不对称存储容量的多通道存储器架构来均匀地交换数据的系统和方法
公开(公告)号：KR1020160064223A
公开(公告)日：2016-06-07
申请号：KR1020167011540
申请日：2014-10-03
申请人： 퀄컴 인코포레이티드
发明人： 리칠릭보후슬라프 , 왕펑 , 로힐라앤워 , 부스사이먼
IPC分类号： G06F12/06 , G06F13/16
CPC分类号： G06F12/0607 , G06F13/1647 , G06F13/1657 , G06F13/1668
摘要： 물리채널들에걸쳐비-균일저장용량을갖는메모리공간의물리채널들에걸쳐메모리액세스들을균일하게인터리빙하기위한시스템들및 방법들이개시된다. 인터리버가하나이상의프로세서들및 시스템메모리와통신하게배열된다. 인터리버는메모리채널들에의해지원된메모리공간에서의위치들을식별하고, 원하는저장용량을갖는가상섹터들을정의하는로직에응답한다. 인터리버는메모리공간에액세스하기위한요청들에응답하여가상섹터들에걸쳐비대칭저장용량에균일하게액세스한다.

2. 发明授权

KR101089013B1 메모리 제어기, 메모리 시스템, 및 메모리 시스템의 제어 방법 失效
标题翻译：存储器控制器，存储器系统和存储器系统的控制方法
公开(公告)号：KR101089013B1
公开(公告)日：2011-12-01
申请号：KR1020090063614
申请日：2009-07-13
申请人： 가부시끼가이샤 도시바
发明人： 시라이시,아츠시 , 키타즈메,토시히코
IPC分类号： G06F13/16 , G06F12/00 , G06F12/06
CPC分类号： G06F13/1647 , G06F13/1668
摘要： 메모리 제어기는 칩 0 및 칩 1로 이루어지는 반도체 메모리부에서 페이지 단위로 그리고 인터리빙된 방식으로 데이터를 기입하기 위한 처리를 수행하기 위한 것이며, 칩들 각각은 2가지 유형의 페이지 단위의 하나의 메모리 셀에 2-비트 데이터를 저장할 수 있는 다수의 메모리 셀로 이루어지며, 메모리 제어기는, 반도체 메모리부와의 NAND I/F와, 칩 0에 속하는 메모리 셀 내의 2가지 유형의 페이지에 대한 기입 프로그램을 반복해서 실행시키고 그 후에 칩 1에 속하는 메모리 셀 내에 기입 프로그램을 실행시키도록 구성된 CPU를 포함한다.
반도체 메모리부, 제어 방법, 메모리 셀, 고속 기입

3. 发明公开

KR1020100007813A 메모리 제어기, 메모리 시스템, 및 메모리 시스템의 제어 방법 失效
标题翻译：存储器控制器，存储器系统和存储器系统的控制方法
公开(公告)号：KR1020100007813A
公开(公告)日：2010-01-22
申请号：KR1020090063614
申请日：2009-07-13
申请人： 가부시끼가이샤 도시바
发明人： 시라이시,아츠시 , 키타즈메,토시히코
IPC分类号： G06F13/16 , G06F12/00 , G06F12/06
CPC分类号： G06F13/1647 , G06F13/1668
摘要： PURPOSE: A memory controller, a memory system, and a control method for the memory system are provided to access a semiconductor memory unit which is capable of storing multi-bit data in a single memory cell by a memory interleaving mode. CONSTITUTION: A NAND I/F(19) controls the interface with a semiconductor memory unit(20) having multiple chips consisting of multiple memory cells. A CPU(14) repeatedly executes the writing program about all pages of N kind types within the memory cell belonging to one chip among the chips. The above CPU executes the writing program about all pages of N kind types within the memory cell belonging to the chip of the other one to the interleaved mode.
摘要翻译：目的：提供一种用于存储器系统的存储器控制器，存储器系统和控制方法以访问能够通过存储器交错模式将多位数据存储在单个存储器单元中的半导体存储器单元。构成：NAND I / F（19）用具有由多个存储单元组成的多个芯片的半导体存储单元（20）来控制该接口。 CPU（14）重复执行关于属于芯片之中的一个芯片的存储单元中的N种类型的所有页面的写入程序。上述CPU执行关于属于另一个的芯片的存储单元中的N种类型的所有页面的写入程序到交织模式。

4. 发明授权

KR100865188B1 메모리 제어기용 판독-기록 스위칭 방법 有权
标题翻译：用于存储器控制器的读写开关方法
公开(公告)号：KR100865188B1
公开(公告)日：2008-10-23
申请号：KR1020057012265
申请日：2003-12-10
申请人： 인텔 코포레이션
发明人： 크리스텐슨,브루스
IPC分类号： G06F12/00 , G06F13/16
CPC分类号： G06F13/1647 , G06F13/161
摘要： 시스템은 메모리 디바이스를 포함한다. 메모리 디바이스는 제1 뱅크와 제2 뱅크를 구비한다. 메모리 제어기는 기록 요구를 저장하는 기록 요구 큐를 갖는다. 제1 뱅크에 대한 제1 판독 요구와 제1 뱅크에 대한 제2 판독 요구 사이에 판독 뱅크 충돌이 존재할 때, 지연 중에 제2 뱅크에 대한 제1 기록 요구가 실행된다. 제1 판독 요구가 실행되고 제2 판독 요구가 실행되기 전에 지연이 발생한다.
메모리 제어기, 뱅크, 기록 요구 큐, 판독 요구 큐, 뱅크 충돌

5. 发明公开

KR1020050081498A 다층 버스 시스템에서의 메모리 뱅크 인터리빙 방법 및장치 失效
标题翻译：在多层总线系统中的存储银行交换方法和装置
公开(公告)号：KR1020050081498A
公开(公告)日：2005-08-19
申请号：KR1020040009755
申请日：2004-02-13
申请人： 삼성전자주식회사
发明人： 강우석
IPC分类号： G06F13/16
CPC分类号： G06F13/1647
摘要： 다층 버스(multi-layer bus) 구조를 가진 시스템에서의 메모리 뱅크 인터리빙 방법 및 장치가 개시된다. 본 발명에 따라, 복수의 레이어를 가진 버스에 연결된 메모리내의 메모리 뱅크를 인터리빙하는 장치에 있어서, 버스 액세스 요구 신호를 수신하여 제어신호를 생성하는 복수개의 슬레이브 인터페이스부; 및 상기 생성된 제어신호들을 상기 복수개의 슬레이브 인터페이스부로부터 수신하여 상기 메모리의 뱅크를 액세스하는데 필요한 신호들을 생성하는 제어부를 포함하는 것을 특징으로 한다. 이에 의해, 다층 버스 구조로 구성된 시스템에서의 SDRAM 액세스 지연 시간을 크게 줄일 수 있는 효과가 있다.

6. 发明授权

KR100489719B1 특수 메모리 장치 失效
标题翻译：专用存储器件
公开(公告)号：KR100489719B1
公开(公告)日：2005-05-16
申请号：KR1020020032648
申请日：2002-06-11
申请人： 조란 마이크로일렉트로닉스 리미티드
发明人： 아이로니,알론 , 자크,사차프
IPC分类号： G06F13/28
CPC分类号： G06F13/1647 , G06F9/3877 , G06F15/7821
摘要： 주문형 신호 처리 유닛(ASSPU)이 내장된 특수 메모리 장치가 개시된다. ASSPU는 주처리 유닛 대신에 하나 이상의 사전 결정된 태스크를 처리한다. ASSPU와 주처리 유닛은 메모리칩 상의 메모리를 동시에 액세스할 수 있다.

7. 发明授权

KR100444703B1 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템 失效
标题翻译： 네트워크상높은버스효율을갖는메모리장치및그동작방법，그리고이를포함하는메모리시스템
公开(公告)号：KR100444703B1
公开(公告)日：2004-08-16
申请号：KR1020020059836
申请日：2002-10-01
申请人： 삼성전자주식회사
发明人： 이재형 , 이정배 , 이동양
IPC分类号： G11C7/00
CPC分类号： G11C11/4076 , G06F13/1647 , G11C7/1045 , G11C7/22 , G11C2207/2281 , G11C2207/229
摘要： A memory device having a high bus efficiency on a network, an operating method of the memory device, and a memory system including the memory device are provided. The memory device includes banks, a programming register, and a controller. Each of the banks has a plurality of memory cells arranged in a matrix of rows and columns. In a write operation, the programming register stores simultaneous write information on how many banks there are in which data are stored. In a read operation, the controller selects one of the banks subjected to the write operation in response to the simultaneous write information to read out the memory cell data in the selected bank.
摘要翻译：提供了一种在网络上具有高总线效率的存储装置，该存储装置的操作方法以及包括该存储装置的存储系统。存储设备包括存储体，编程寄存器和控制器。每个存储体具有以行和列的矩阵排列的多个存储单元。在写入操作中，编程寄存器同时存储写入信息，关于存储数据的存储区数量。在读取操作中，响应于同时写入信息，控制器选择经受写入操作的存储体中的一个，以读出所选存储体中的存储单元数据。

8. 发明公开

KR1020010070356A 데이터 전송 시스템과 데이터 저장 및 이송 방법과 네트워크 프로세서 조정 방법과 랜덤한 판독 및 기록 액세스 제공 방법 失效
标题翻译： DRAM数据存储和网络处理器的运动
公开(公告)号：KR1020010070356A
公开(公告)日：2001-07-25
申请号：KR1020000082481
申请日：2000-12-27
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낙진루이스 , 헤데스마르코씨 , 젠킨스스티븐케네스 , 시겔마이클스티븐 , 트롬블리마이클레이몬드 , 베르플랜켄패브리스진
IPC分类号： G06F13/00
CPC分类号： G06F13/1647 , G06F15/167
摘要： PURPOSE: A DRAM data storage and a movement method for network processors are provided to improve the capacity of a network processor for moving data to a dynamic random access memory(DRAM) chip. CONSTITUTION: Double data rate DRAMs are used in order to double band width in accordance with the throughput of increased data. The movement of data is further improved by setting up complete reading of four banks and complete writing of four banks by a network processor in each repeat of a DRAM time clock. A scheme for reading and writing accesses randomized by the network processor is discloses. The scheme can be applied especially to a network such as the Ethernet(R) using various frame sizes.
摘要翻译：目的：提供用于网络处理器的DRAM数据存储和移动方法，以提高网络处理器将数据移动到动态随机存取存储器（DRAM）芯片的容量。构成：使用双数据速率DRAM，以便根据增加的数据的吞吐量来双倍带宽。通过在DRAM时钟的每次重复中设置四个存储体的完整读取和由网络处理器完成写入四个存储体的数据的移动进一步改进。公开了一种由网络处理器随机化的读取和写入访问方案。该方案可以特别应用于使用各种帧大小的诸如Ethernet（R）的网络。

9. 发明公开

KR1020000022251A 복수의에이전트에의한공유메모리로의동시액세스를제공하는방법및장치 失效
标题翻译：用于向多个存储器提供多个代理程序的并发访问的方法和装置
公开(公告)号：KR1020000022251A
公开(公告)日：2000-04-25
申请号：KR1019980710671
申请日：1997-06-13
申请人： 인텔 코포레이션
发明人： 뮤탈머니시 , 샤닐레시브이. , 베인스쿨지트
IPC分类号： G06F15/16
CPC分类号： G06F15/167 , G06F13/1647
摘要： PURPOSE: A shared memory is provided to concurrently access by a plurality of agents. CONSTITUTION: A computer system (10) which employs a Shared Frame Buffer Architecture comprises a graphics controller (18) accessing to the Shared Frame Buffer Architecture to store graphic data for displaying on a display device like a CRT and LCD, a memory controller (14) receiving a memory access requirement, and a shared memory (20) in the form of a bank of DRAMs. The shared memory (320) is accessible by both the memory and graphics controllers. The selector circuit is operable by a logic circuit (231), incorporated within the systems controller (230), which determines whether a memory access request received from the memory controller is to an address in the shared DRAM row(220.2).
摘要翻译：目的：共享存储器被提供以由多个代理同时访问。构成：采用共享帧缓冲器体系结构的计算机系统（10）包括：图形控制器（18），访问共享帧缓冲器体系结构以存储图形数据，以便显示在诸如CRT和LCD的显示设备上;存储器控制器（14））接收存储器存取要求，以及一组DRAM形式的共享存储器（20）。共享存储器（320）可由存储器和图形控制器访问。选择器电路可由逻辑电路（231）操作，该逻辑电路（231）被并入系统控制器（230）中，逻辑电路确定从存储器控制器接收的存储器访问请求是否是共享DRAM行（220.2）中的地址。

10. 发明授权

KR1019940005816B1 데이타 처리장치 失效
公开(公告)号：KR1019940005816B1
公开(公告)日：1994-06-23
申请号：KR1019850008350
申请日：1985-11-08
申请人： 소니 주식회사
发明人： 기따무라요시오 , 다끼쯔까히로시 , 이시하라다다오
IPC分类号： G06F9/00
CPC分类号： G06T1/20 , G06F13/1647 , G06F15/167
摘要： 내용 없음.

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