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1. 发明授权

KR100505498B1 입력 정보 단위를 처리하는 방법 및 장치, 데이터 패킷처리 장치 失效
标题翻译：框架和协议分类的方法和系统
公开(公告)号：KR100505498B1
公开(公告)日：2005-07-29
申请号：KR1020027008455
申请日：2000-12-21
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낵진루이스 , 데이비스고든테일러 , 갤로안토니마테오 , 헤디스마르코 , 젠킨스스티븐케네스 , 레아벤스로스보이드 , 시겔마이클스티븐 , 베르플랑켄페브라이스진
IPC分类号： H04L29/06 , H04L12/771
摘要： 본 발명은 데이터 처리 시스템에서 프레임 프로토콜을 분류하고 처리하는 방법과 시스템(예를 들면, 데이터 패킷 혹은 프레임을 스위칭 혹은 라우팅하는 것)에 관한 것이다. 본 발명은 사전결정된 테스트에 따라 프레임의 일부를 분석한 뒤, 이후의 프레임 처리에서 이용하기 위해 패킷의 주요 특성을 저장한다. 프레임(예컨대 입력 정보 단위)의 주요 특성으로서, 프레임에서 이용되는 계층 3 프로토콜의 유형, 계층 2 캡슐화 기법, 시작 인스트럭션 어드레스, 프레임이 가상 LAN을 이용하는지 나타내는 플래그, 프레임이 속하는 데이터 흐름의 식별부가 있다. 바람직하게는 분석의 대부분은 하드웨어를 이용해 수행되므로, 신속하고 그리고 균일한 시간 주기 내에 완료될 수 있다. 프레임의 저장된 특성들은 프레임의 처리시에 통신망 처리 복합체에 의해 이용된다. 처리기는 프레임의 유형에 대한 플래그와 더불어 계층 3 헤더의 시작 위치와 개시 인스트럭션 어드레스로 사전 조정된다. 즉, 프레임의 유형을 기초로 하여, 정확한 위치에서 프레임에 대한 처리를 시작하기 위해서 인스트럭션 어드레스 혹은 코드 엔트리 포인트가 처리기에 의해 이용된다. 추가 인스트럭션 어드레스는 적층되어 분기점에서 순차적으로 이용됨으로써, 추가적인 테스트 및 분기 인스트럭션을 피할 수 있다. 또한 데이터 흐름을 포함하는 프레임들은 그들이 수신된 순서대로 처리 및 전송될 수 있다.

2. 发明公开

KR1020010070356A 데이터 전송 시스템과 데이터 저장 및 이송 방법과 네트워크 프로세서 조정 방법과 랜덤한 판독 및 기록 액세스 제공 방법 失效
标题翻译： DRAM数据存储和网络处理器的运动
公开(公告)号：KR1020010070356A
公开(公告)日：2001-07-25
申请号：KR1020000082481
申请日：2000-12-27
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낙진루이스 , 헤데스마르코씨 , 젠킨스스티븐케네스 , 시겔마이클스티븐 , 트롬블리마이클레이몬드 , 베르플랜켄패브리스진
IPC分类号： G06F13/00
CPC分类号： G06F13/1647 , G06F15/167
摘要： PURPOSE: A DRAM data storage and a movement method for network processors are provided to improve the capacity of a network processor for moving data to a dynamic random access memory(DRAM) chip. CONSTITUTION: Double data rate DRAMs are used in order to double band width in accordance with the throughput of increased data. The movement of data is further improved by setting up complete reading of four banks and complete writing of four banks by a network processor in each repeat of a DRAM time clock. A scheme for reading and writing accesses randomized by the network processor is discloses. The scheme can be applied especially to a network such as the Ethernet(R) using various frame sizes.
摘要翻译：目的：提供用于网络处理器的DRAM数据存储和移动方法，以提高网络处理器将数据移动到动态随机存取存储器（DRAM）芯片的容量。构成：使用双数据速率DRAM，以便根据增加的数据的吞吐量来双倍带宽。通过在DRAM时钟的每次重复中设置四个存储体的完整读取和由网络处理器完成写入四个存储体的数据的移动进一步改进。公开了一种由网络处理器随机化的读取和写入访问方案。该方案可以特别应用于使用各种帧大小的诸如Ethernet（R）的网络。

3. 发明授权

KR100398839B1 데이터 전송 시스템과 데이터 저장 및 이송 방법과 네트워크 프로세서 조정 방법과 랜덤한 판독 및 기록 액세스 제공 방법 失效
标题翻译： 데이터전송시스템과데이터저장및이송방법과네트워크프로세서서방법과랜덤한판독및기록액세스제공방데
公开(公告)号：KR100398839B1
公开(公告)日：2003-09-19
申请号：KR1020000082481
申请日：2000-12-27
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낙진루이스 , 헤데스마르코씨 , 젠킨스스티븐케네스 , 시겔마이클스티븐 , 트롬블리마이클레이몬드 , 베르플랜켄패브리스진
IPC分类号： G06F13/00
CPC分类号： G06F13/1647 , G06F15/167
摘要： The ability of network processors to move data to and from dynamic random access memory (DRAM) chips used in computer systems is enhanced in several respects. In one aspect of the invention, two double data rate DRAMS are used in parallel to double the bandwidth for increased throughput of data. The movement of data is further improved by setting 4 banks of full "read' and 4 banks of full "write' by the network processor for every repetition of the DRAM time clock. A scheme for randomized "read' and "write' access by the network processor is disclosed. This scheme is particularly applicable to networks such as Ethernet that utilize variable frame sizes.
摘要翻译：网络处理器将数据移入和移出计算机系统中使用的动态随机存取存储器（DRAM）芯片的能力在若干方面得到增强。在本发明的一个方面中，并行使用两个双倍数据速率DRAM以使带宽加倍以提高数据吞吐量。数据的移动通过网络处理器为DRAM时钟的每次重复设置4个完全“读”和4个完全“写”的存储体而进一步改进。公开了一种用于网络处理器的随机“读取”和“写入”访问的方案。该方案特别适用于使用可变帧大小的网络，例如以太网。

4. 发明授权

KR100420422B1 큐 관리기 및 데이터 입력의 관리 방법 失效
标题翻译： 큐관리기및데이터입력의관리방법
公开(公告)号：KR100420422B1
公开(公告)日：2004-03-04
申请号：KR1020000077615
申请日：2000-12-18
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낙진루이스 , 헤데스마르코씨 , 시겔마이클스티븐 , 트롬블리마이클레이몬드 , 베르플랜켄패브리스진
IPC分类号： G06F5/06
CPC分类号： G06F13/1673
摘要： A bandwidth conserving queue manager for a FIFO buffer is provided, preferably on an ASIC chip and preferably including separate DRAM storage that maintains a FIFO queue which can extend beyond the data storage space of the FIFO buffer to provide additional data storage space as needed. FIFO buffers are used on the ASIC chip to store and retrieve multiple queue entries. As long as the total size of the queue does not exceed the storage available in the buffers, no additional data storage is needed. However, when some predetermined amount of the buffer storage space in the FIFO buffers is exceeded, data are written to and read from the additional data storage, and preferably in packets which are of optimum size for maintaining peak performance of the data storage device and which are written to the data storage device in such a way that they are queued in a first-in, first-out (FIFO) sequence of addresses. Preferably, the data are written to and are read from the DRAM in burst mode.
摘要翻译：提供了用于FIFO缓冲器的带宽节省队列管理器，优选地在ASIC芯片上并且优选地包括单独的DRAM存储器，该DRAM存储器维护可以延伸超出FIFO缓冲器的数据存储空间的FIFO队列以根据需要提供额外的数据存储空间。在ASIC芯片上使用FIFO缓冲区来存储和检索多个队列条目。只要队列的总大小不超过缓冲区中可用的存储空间，就不需要额外的数据存储。然而，当FIFO缓冲器中的一些预定量的缓冲存储空间被超过时，数据被写入附加数据存储装置并从附加数据存储装置中读取，并且优选地以具有最佳尺寸的数据包来维持数据存储装置的峰值性能，以这样的方式被写入数据存储设备，使得它们以先进先出（FIFO）地址序列排队。优选地，数据被写入并以突发模式从DRAM读取。

5. 发明公开

KR1020020071911A 입력 정보 단위를 처리하는 방법 및 장치, 데이터 패킷처리 장치 失效
标题翻译：用于处理输入信息单元的方法和设备，用于处理数据分组的设备
公开(公告)号：KR1020020071911A
公开(公告)日：2002-09-13
申请号：KR1020027008455
申请日：2000-12-21
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낵진루이스 , 데이비스고든테일러 , 갤로안토니마테오 , 헤디스마르코 , 젠킨스스티븐케네스 , 레아벤스로스보이드 , 시겔마이클스티븐 , 베르플랑켄페브라이스진
IPC分类号： H04L29/06 , H04L12/771
摘要： 데이터 처리 시스템에서 프레임 프로토콜을 분류하고 처리하는 방법과 시스템(예를 들면, 데이터 패킷 혹은 프레임을 스위칭 혹은 라우팅하는 것). 본 발명은 사전 정의된 테스트에 따라 프레임의 일부를 해석한 뒤, 이후의 프레임 처리에서 이용하기 위해 패킷의 주요 특징을 기억한다. 프레임(예컨대 입력 정보 단위)의 주요 특징으로서, 프레임에서 이용되는 계층 3 프로토콜의 유형, 계층 2 캡슐화 기법, 개시 인스트럭션 어드레스, 프레임이 가상 LAN을 이용하는지 나타내는 플래그, 프레임이 속하는 데이터 흐름의 식별부가 있다. 해석의 대부분은 하드웨어를 이용해 바람직하게 행해지므로, 신속히 그리고 균일한 시간 주기내에 완료될 수 있다. 프레임의 기억된 특징들은 프레임의 처리시에 네트워크 처리 복합체에 의해 이용된다. 프로세서는 프레임의 유형에 대한 플래그와 더불어 계층 3 헤더의 시작 위치와 개시 인스트럭션 어드레스로 사전 조정된다. 즉, 프레임의 유형에 근거하여 정확한 위치에서 프레임에 대한 처리를 시작하기 위해서 인스트럭션 어드레스 혹은 코드 엔트리 포인트가 프로세서에 의해 이용된다. 추가 인스트럭션 어드레스는 스택되어 분기에서 순차적으로 이용됨으로써, 추가적인 테스트 및 분기 인스트럭션을 피할 수 있다. 또한 데이터 흐름을 포함하는 프레임들은 그들이 수신된 순서대로 처리 및 전송될 수 있다.

6. 发明公开

KR1020010070306A 큐 관리기 및 데이터 입력의 관리 방법 失效
标题翻译：缓冲区队伍管理员
公开(公告)号：KR1020010070306A
公开(公告)日：2001-07-25
申请号：KR1020000077615
申请日：2000-12-18
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 바스브라이언미첼 , 칼비그낙진루이스 , 헤데스마르코씨 , 시겔마이클스티븐 , 트롬블리마이클레이몬드 , 베르플랜켄패브리스진
IPC分类号： G06F5/06
CPC分类号： G06F13/1673
摘要： PURPOSE: A queue manager for buffer is provided to provide a bandwidth maintenance queue manager for (first-in first-out)FIFO buffer provided with another DRAM storage device for maintaining a FIFO queue. CONSTITUTION: A FIFO buffer is used on an ASIC chip so that plural queue entries can be stored and retrieved. As long as the total size of queues does not exceed a usable storage device in the buffer, any data storage device is not required more. When supplied data exceeds the buffer storage space of a certain prescribed quantity in the FIFO buffer, however, these data are written in the other data storage device in the form of packet and read from that storage device. That packet has an optimal size for maintaining the peak performance of the data storage device and is written in the data storage device in a way such as queuing with the address sequence of FIFO.
摘要翻译：目的：提供一个用于缓冲区的队列管理器，为另一个DRAM存储设备提供一个先进先出的FIFO缓冲区，为维护FIFO队列提供一个带宽维护队列管理器。构成：在ASIC芯片上使用FIFO缓冲器，以便可以存储和检索多个队列条目。只要队列的总大小不超过缓冲区中的可用存储设备，则不需要任何数据存储设备。然而，当提供的数据超过FIFO缓冲器中的某个规定数量的缓冲存储空间时，这些数据以分组的形式写入另一数据存储装置，并从该存储装置读取。该分组具有用于维持数据存储设备的峰值性能的最佳大小，并且以诸如以FIFO的地址序列排队的方式写入数据存储设备中。

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