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1. 发明授权

KR101562596B1 선불형 전력량계 有权
标题翻译： PREPAYMENT METER
公开(公告)号：KR101562596B1
公开(公告)日：2015-10-23
申请号：KR1020140054996
申请日：2014-05-08
申请人： 엘에스산전 주식회사
发明人： 홍권환
IPC分类号： G01R22/00 , G06Q50/06
CPC分类号： G07F15/06 , G01R22/00 , G06Q20/28 , G06Q30/04 , G06Q50/06 , G01R31/318575
摘要： 본명세서는선불형전력량계에관한것으로서, 보다구체적으로는종래기술의한계인선불결제정보(코드) 입력의불편함, 잦은입력오류의가능성, 카드의생산, 유통, 복제, 양도및 대여등으로인한실시의어려움을해결하기위해, 간편하게인식할수 있는코드이미지를통해선불결제정보를인식하고, 이를반영하여전력요금을산정함으로써, 빠르고간편하게선불결제정보가인식될수 있고, 별도의구성품및 장비의추가없이전력요금의선불결제가편리하게이루어지며, 다양한방식의전력공급및 공급운용이가능해지는효과가있는선불형전력량계에관한것이다.
摘要翻译：本发明涉及一种预付型电表，更具体地，涉及一种通过可以容易地识别的代码图像来识别预付信息的预付费型电表，以便解决常规技术的限制，例如输入不便预付款信息（代码），频繁输入错误的可能性，以及由于卡的生产，分发，复制，转移和租赁而导致的操作困难; 并纳入预付款信息，计算电费，快速方便地识别预付款信息，方便地处理预付电费，无需额外的部件或装置，并允许以各种方式供应电力和供应管理。

2. 发明公开

KR1020150058060A 구조적 지연 고장 테스트를 위한 커버리지 증대 및 전력 인식 클록 시스템 有权
标题翻译：用于结构延迟故障测试的覆盖增强和功率时钟系统
公开(公告)号：KR1020150058060A
公开(公告)日：2015-05-28
申请号：KR1020140161033
申请日：2014-11-18
申请人： 인피니언 테크놀로지스 아게
发明人： 리젠송
IPC分类号： G01R31/28
CPC分类号： G01R31/318575 , G01R31/318541 , G01R31/318552 , G01R31/28 , G01R31/14
摘要： 구조적지연고장테스트를위한테스트커버리지를증대시키기위해스캔회로의클록시스템에적용하는방법및 장치가제공된다. 일양태에따르면, 하나이상의클록게이팅셀을포함하는스캔테스트의스캔회로의클록시스템에적용하는방법은스캔테스트의임의의단계에서각각의클록게이팅셀에서의제어가능한파형의클록신호를출력하는단계와, 각각의클록게이팅셀에서의캡처사이클중에부분적으로인에이블된클록신호를제거하는단계를포함한다.
摘要翻译：提供了应用于扫描电路的时钟系统以增强结构延迟故障测试的测试覆盖范围的方法和设备。根据一方面，应用于包含一个或多个时钟门控单元的扫描测试的扫描电路的时钟系统的方法包括在扫描测试的任何阶段，在每个时钟门控单元处输出时钟信号的可控波形，以及在每个时钟门控单元的捕获周期期间消除部分启用的时钟信号。

3. 发明公开

KR1020120108910A 집적 회로 테스트를 위한 저전력 및 영역 효율적인 스캔 셀 有权
标题翻译：用于集成电路测试的低功耗和区域高效扫描电路
公开(公告)号：KR1020120108910A
公开(公告)日：2012-10-05
申请号：KR1020110132930
申请日：2011-12-12
申请人： 엘에스아이 코포레이션
发明人： 테쿠말라라메쉬씨 , 쿠마르프리예쉬 , 크리쉬나무어시프라카쉬 , 마다니파라그
IPC分类号： G01R31/28
CPC分类号： G01R31/318541 , G01R31/318575
摘要： PURPOSE: A low power and domain efficient scan cell for an integrated circuit test is provided to reduce power consumption of an integrated circuit. CONSTITUTION: A scan test circuit comprises one or more scan-chains(204-k) having a plurality of scan-cells. The scan-chain is driven as a serial shift resister in a scan shift operation mode and captures functional data from one portion of an additional circuit in a function operation mode. A specific scan cell of the scan-chain comprises an output control circuit. The output control circuit rules out the use of functional data output of the plurality of scan-cells in the scan shift operation mode. The output control circuit rules out the use of scan output of the plurality of scan-cells in the function operation mode. [Reference numerals] (200) Decompression device; (202) Compressor; (207) Circuit under test; (208,201,212) Matrix logic; (AA,BB,CC,DD,EE,FF) Cell; (GG,HH) Scan chain
摘要翻译：目的：提供用于集成电路测试的低功率和有效域扫描单元，以降低集成电路的功耗。构成：扫描测试电路包括具有多个扫描单元的一个或多个扫描链（204-k）。扫描链在扫描移位操作模式中被驱动为串行移位寄存器，并且在功能操作模式中从附加电路的一部分捕获功能数据。扫描链的特定扫描单元包括输出控制电路。输出控制电路在扫描移位操作模式中排除了使用多个扫描单元的功能数据输出。输出控制电路在功能运行模式中排除了多个扫描单元的扫描输出的使用。（附图标记）（200）减压装置; （202）压缩机; （207）被测电路; （208,201,212）矩阵逻辑; （AA，BB，CC，DD，EE，FF）Cell; （GG，HH）扫描链

4. 发明公开

KR1020150018551A 고장 검출 시스템, 생성 회로 및 프로그램 审中-实审
标题翻译：故障检测系统，生成电路和程序
公开(公告)号：KR1020150018551A
公开(公告)日：2015-02-23
申请号：KR1020147034398
申请日：2013-05-14
申请人： 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
发明人： 사토야스오 , 왕센링 , 미야세고헤이 , 가지하라세이지
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31721 , G01R31/3177 , G01R31/318541 , G01R31/318575
摘要： 고장 검출률을 유지하면서, 스캔-아웃 시의 쉬프트 파워의 삭감을 도모하는 것을 가능하게 하는 고장 검출 시스템 등을 제공하는 것을 목적으로 한다. 스캔 테스트에 의해 논리 회로의 고장을 검출하는 고장 검출 시스템으로서, 복수의 플립플롭과, 캡처 모드에 있어서의 최종 캡처인 것을 나타내는 최종 신호를 생성하는 최종 신호 생성 수단과, 논리 회로와도 플립플롭과도 다르고, 일부의 플립플롭에 대해서, 최종 신호를 수신한 경우에 논리값을 지정하는 지정 수단과, 논리 회로로부터 캡처된 테스트 출력으로서 지정 수단이 지정한 논리값을 포함하는 것과, 논리 회로가 고장 나지 않은 경우의 테스트 출력으로서 지정 수단이 지정한 논리값을 포함하는 것을 비교함으로써 고장 검출을 행하는 고장 검출 장치를 구비하는 고장 검출 시스템이다.

5. 发明公开

KR1020080069647A 집적 회로와 그 테스트 방법 및 장치 无效
标题翻译：具有这种IC的测试布置和测试方法的模拟IC
公开(公告)号：KR1020080069647A
公开(公告)日：2008-07-28
申请号：KR1020087012501
申请日：2006-10-20
申请人： 엔엑스피 비 브이
发明人： 자조아미르 , 베르그벨드헨드릭제이 , 슈테르트로드게르에프 , 피네다드기베즈호세드예수
IPC分类号： G01R31/28
CPC分类号： G01R31/3167 , G01R31/31721 , G01R31/318536 , G01R31/318575
摘要： An integrated circuit (IC) comprises a plurality of analog stages (10a-c), each of the analog stages being conductively coupled to a power supply (20; 20a-c), and being conductively coupled to each other by a signal path (12); and a test arrangement for testing the plurality of analog stages, the test arrangement comprising input means such as an analog bus (40) coupled to a signal path input of each analog stage from the plurality of analog stages, output means such as a further analog bus (50) for communicating a test result to an output of the integrated circuit, switching means such as a plurality of switches (36) in the biasing infrastructure of the IC for selectively disabling an analog stage, and control means such a shift register (60) for controlling the switching means. Consequently, the analog stages of the IC can be tested and debugged in isolation without the need for switches in the signal path through the cores. A current sensor (70) may be present in the power supply to facilitate structural testing of the analog stages in isolation.
摘要翻译：集成电路（IC）包括多个模拟级（10a-c），每个模拟级与电源（20; 20a-c）导电耦合，并且通过信号路径彼此导电耦合 12）; 以及用于测试所述多个模拟级的测试装置，所述测试装置包括输入装置，例如耦合到来自所述多个模拟级的每个模拟级的信号路径输入的模拟总线（40），输出装置用于将测试结果传送到集成电路的输出的总线（50），用于选择性地禁用模拟级的IC的偏置基础设施中的多个开关（36）等开关装置，以及诸如移位寄存器 60），用于控制切换装置。因此，IC的模拟级可以隔离测试和调试，而不需要通过核心的信号路径中的开关。电流传感器（70）可以存在于电源中以便于隔离地对模拟级的结构测试。

6. 发明公开

KR1020070023528A 시프트 레지스터, 주사선 구동 회로, 매트릭스형 장치,전기 광학 장치 및 전자 기기 有权
标题翻译：移位寄存器，扫描线驱动电路，矩阵型器件，电光器件和电子器件
公开(公告)号：KR1020070023528A
公开(公告)日：2007-02-28
申请号：KR1020060078722
申请日：2006-08-21
申请人： 세이코 엡슨 가부시키가이샤
发明人： 고마츠유코
IPC分类号： G09G3/20 , G11C19/00 , H03K19/00
CPC分类号： G01R31/318575 , G09G2310/0286 , G09G2330/021 , H03K19/20
摘要： 본 발명은 회로 규모의 억제 및 소비전력의 저감의 요망을 충족시키는 것을 과제로 한다.
짝수인 소정 수의 시프트 단위 회로(SU)를 포함하고, 직렬 접속된 복수의 시프트 회로 블록(SB)과, 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되고, 상기 대응된 시프트 회로 블록에 속하는 짝수단의 시프트 단위 회로의 내부 상태 신호와, 그 전단(前段)에 해당하는 시프트 회로 블록에 속하는 최종단의 시프트 단위 회로의 내부 상태 신호가 입력되어 있으며, 상기 내부 상태 신호 중 어느 하나가 제 1 레벨일 때에 동작 허가 신호를 출력하는 복수의 클록 공급 판정 회로(NAND)와, 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되어 있고, 공통의 시프트 회로 블록에 대응된 클록 공급 판정 회로로부터 동작 허가 신호가 공급되고 있을 때에 클록 신호의 출력 동작을 행하는 복수의 클록 공급 제어 회로(CCC)를 구비하는 시프트 레지스터이다.
데이터 드라이버, 시프트 레지스터, 주사 드라이버, 제어 회로

7. 发明授权

KR100487195B1 프로세서의 누설 전류 감소 회로 有权
标题翻译：减少处理器泄漏电流的电路
公开(公告)号：KR100487195B1
公开(公告)日：2005-05-04
申请号：KR1020030009844
申请日：2003-02-17
申请人： 삼성전자주식회사
发明人： 하민웅 , 임준혁
IPC分类号： G06F1/28
CPC分类号： G01R31/318577 , G01R31/318575
摘要： 본 발명은 제이텍 테스트 단자를 구비한 프로세서로 구성되는 전자기기의 회로에 관한 것으로, 상기 프로세서에 구비되는 제이텍 테스트 단자 중 초기화 테스트 핀과 상기 프로세서의 리셋 핀 사이에 반도체 소자를 연결하여 구성하며, 상기 반도체 소자를 통해 상기 초기화 테스트 핀으로부터 상기 리셋 핀의 방향으로 순방향 전류가 흐르도록 상기 반도체 소자를 배치함을 특징으로 한다.

8. 发明公开

KR1020000003355A 테스트패드를이용한반도체장치의내부전압발생회로및방법 失效
标题翻译：内部电压发生电路及半导体器件的使用方法
公开(公告)号：KR1020000003355A
公开(公告)日：2000-01-15
申请号：KR1019980024585
申请日：1998-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 김영희 , 오진근
IPC分类号： G11C5/14
CPC分类号： G01R31/31715 , G01R31/31712 , G01R31/318575 , G05F1/465
摘要： PURPOSE: An inner voltage generation circuit of a semiconductor device is provided to reduce a troublesome work on a test and a repair. CONSTITUTION: The inner voltage generation circuit(100) comprises: a power voltage pad for plural tests; a generation unit of a fuse programmable control signal for generating a control signal based on a fuse program condition; a standard voltage generation unit(200) for generating the standard voltage in a regular level by inputting an outer power voltage; a voltage level trimming unit(400) for outputting by trimming the level of the standard voltage according to the generation unit of the fuse programmable control signal.
摘要翻译：目的：提供半导体器件的内部电压产生电路，以减少测试和修理中的麻烦的工作。构成：内部电压产生电路（100）包括：用于多个测试的电源电压焊盘; 保险丝可编程控制信号的生成单元，用于基于保险丝编程条件产生控制信号; 用于通过输入外部电源电压产生规则电平的标准电压的标准电压产生单元（200）; 电压调整单元，用于根据熔丝可编程控制信号的生成单元调整标准电压的电平来输出。

9. 发明授权

KR101871078B1 향상된 게이트-Q 스캔 기술들을 이용한 감소된 누설 전력을 갖는 스캔 회로 有权
公开(公告)号：KR101871078B1
公开(公告)日：2018-06-25
申请号：KR1020167009549
申请日：2011-09-15
申请人： 퀄컴 인코포레이티드
发明人： 세트후람라자마니 , 아라비카림
IPC分类号： G01R31/3185 , G01R31/3183 , G01R31/3177 , G01R31/317 , G01R31/30 , H03K19/00
CPC分类号： H03K19/0008 , G01R31/318342 , G01R31/318575 , G06F17/50 , H03K19/173
摘要： q-게이트에대한특정로직게이트들은, 회로설계에대한최소누설상태를결정하고그 후회로설계를그 최소누설상태로유지시키는로직게이트들을선택함으로써선택된다. 최소누설상태를구현하도록소망된입력에기초하여, 게이트는 NOR 또는 OR 게이트로서선택될수도있다. 최소누설상태를구현하도록선택된게이트들로구현되는 q-게이트는선택된동작모드들동안인에이블될수도있다. 회로의최소누설상태는자동테스트패턴생성 (ATPG) 툴에의해결정될수 있다.

10. 发明授权

KR101690376B1 구조적 지연 고장 테스트를 위한 커버리지 증대 및 전력 인식 클록 시스템 有权
标题翻译：用于结构延迟故障测试的覆盖增强和功率时钟系统
公开(公告)号：KR101690376B1
公开(公告)日：2016-12-27
申请号：KR1020140161033
申请日：2014-11-18
申请人： 인피니언 테크놀로지스 아게
发明人： 리젠송
IPC分类号： G01R31/28
CPC分类号： G01R31/318575 , G01R31/318541 , G01R31/318552
摘要： 구조적지연고장테스트를위한테스트커버리지를증대시키기위해스캔회로의클록시스템에적용하는방법및 장치가제공된다. 일양태에따르면, 하나이상의클록게이팅셀을포함하는스캔테스트의스캔회로의클록시스템에적용하는방법은스캔테스트의임의의단계에서각각의클록게이팅셀에서의제어가능한파형의클록신호를출력하는단계와, 각각의클록게이팅셀에서의캡처사이클중에부분적으로인에이블된클록신호를제거하는단계를포함한다.
摘要翻译：提供了应用于扫描电路的时钟系统以增强结构延迟故障测试的测试覆盖范围的方法和设备。根据一方面，应用于包含一个或多个时钟门控单元的扫描测试的扫描电路的时钟系统的方法包括在扫描测试的任何阶段，在每个时钟门控单元处输出时钟信号的可控波形，以及在每个时钟门控单元的捕获周期期间消除部分启用的时钟信号。

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