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1. 发明授权

KR101777643B1 반도체 장치, 논리 회로, 및 CPU 有权
公开(公告)号：KR101777643B1
公开(公告)日：2017-09-26
申请号：KR1020177007608
申请日：2010-11-16
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： H01L27/105 , H01L27/06 , G11C14/00 , G11C11/24 , H01L29/786 , H01L27/12 , H01L29/04 , H03K19/173 , H03K3/037
CPC分类号： H03K3/037 , G11C11/24 , G11C14/0054 , H01L27/0688 , H01L27/105 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L29/045 , H01L29/7869 , H03K19/173
摘要： 신규한불휘발성래치회로및 상기불휘발성래치회로를사용한반도체장치를제공하기위해, 불휘발성래치회로는제 1 소자의출력이제 2 소자의입력에전기적으로접속되고, 상기제 2 소자의출력이상기제 1 소자의입력에전기적으로접속되는루프구조를갖는래치부; 및상기래치부의데이터를보유하도록구성된데이터보유부를포함한다. 상기데이터보유부에서, 채널형성영역을형성하기위한반도체재료로서산화물반도체를사용한트랜지스터가스위칭소자로서사용된다. 또한, 상기트랜지스터의소스전극또는드레인전극에전기적으로접속된용량소자가포함된다.

2. 发明公开

KR1020170034935A 반도체 장치, 논리 회로, 및 CPU 有权
标题翻译：半导体器件，逻辑电路和CPU
公开(公告)号：KR1020170034935A
公开(公告)日：2017-03-29
申请号：KR1020177007608
申请日：2010-11-16
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： H01L27/105 , H01L27/06 , G11C14/00 , G11C11/24 , H01L29/786 , H01L27/12 , H01L29/04 , H03K19/173 , H03K3/037
CPC分类号： H03K3/037 , G11C11/24 , G11C14/0054 , H01L27/0688 , H01L27/105 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L29/045 , H01L29/7869 , H03K19/173
摘要： 신규한불휘발성래치회로및 상기불휘발성래치회로를사용한반도체장치를제공하기위해, 불휘발성래치회로는제 1 소자의출력이제 2 소자의입력에전기적으로접속되고, 상기제 2 소자의출력이상기제 1 소자의입력에전기적으로접속되는루프구조를갖는래치부; 및상기래치부의데이터를보유하도록구성된데이터보유부를포함한다. 상기데이터보유부에서, 채널형성영역을형성하기위한반도체재료로서산화물반도체를사용한트랜지스터가스위칭소자로서사용된다. 또한, 상기트랜지스터의소스전극또는드레인전극에전기적으로접속된용량소자가포함된다.
摘要翻译：为了提供新的一次性易失性锁存电路和使用该非易失性锁存电路的半导体装置，非易失性锁存电路电连接到第一元件的输出端和两个元件的输入端，锁定部分，其具有电连接到所述装置的输入的环结构; 数据保持单元，被配置为保持锁存单元的数据。在数据保持部分中，使用氧化物半导体作为用于形成沟道形成区域的半导体材料的晶体管被用作开关元件。此外，还包括电连接到晶体管的源电极或漏电极的电容器元件。

3. 发明公开

KR1020100060149A 반도체 장치에서의 인버터 타입 안티 퓨즈회로 无效
标题翻译：逆变器类型在半导体器件中的防静电电路
公开(公告)号：KR1020100060149A
公开(公告)日：2010-06-07
申请号：KR1020080118615
申请日：2008-11-27
申请人： 삼성전자주식회사
发明人： 서재용 , 강구관 , 강태훈 , 박홍식 , 김중현
IPC分类号： G11C29/04
CPC分类号： H03K19/173 , G11C17/18 , H01L23/5252 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: An anti fuse circuit of an inverter type in a semiconductor device is provided to secure the reliability in a low voltage by using a transistor as a fuse element. CONSTITUTION: A PMOS-transistor(P1) includes a gate connected to a driving voltage and also includes a source connected to an anti-pad terminal. The PMOS transistor has a source receiving AC and performs a fuse program. The NMOS transistor(N1) is connected to the drain of the PMOS transistor and includes a source connected to the ground. The NMOS transistor receives a program control signal through the gate. A sub STI area is at least two regions.
摘要翻译：目的：提供半导体器件中的逆变器类型的反熔丝电路，通过使用晶体管作为熔丝元件来确保低电压的可靠性。构成：PMOS晶体管（P1）包括连接到驱动电压的栅极，并且还包括连接到反焊盘端子的源极。 PMOS晶体管具有源接收AC并执行熔丝程序。 NMOS晶体管（N1）连接到PMOS晶体管的漏极，并且包括连接到地的源极。 NMOS晶体管通过栅极接收编程控制信号。子STI区域是至少两个区域。

4. 发明公开

KR1020090051158A 복합 전자 회로 有权
标题翻译：元件集成电路架构的元件控制器
公开(公告)号：KR1020090051158A
公开(公告)日：2009-05-21
申请号：KR1020097001175
申请日：2007-06-20
申请人： 엘리먼트 씨엑스아이, 엘엘씨
发明人： 켈렘,스티븐,헤닉 , 복스,브라이언,에이
IPC分类号： H03K19/177
CPC分类号： G06F9/5083 , G06F9/4881 , G06F15/17362 , G06F15/7867 , G06F17/5077 , H03K19/003 , H03K19/007 , H03K19/173 , H03K19/17748 , H03K19/17764 , Y02D10/12 , Y02D10/13
摘要： The exemplary embodiments provide a resilient integrated circuit. An exemplary IC comprises a plurality of composite circuit elements, a state machine element (SME), and a plurality of communication elements. Each composite circuit element comprises an element controller, an element interface and a selected circuit element which may vary by element type, and which may be configurable. The state machine element assigns various functions based on element type, such as assigning a first configuration to a first element type, assigning a second configuration to a second element type, and providing a first data link for the corresponding assignments. The element controller controls the execution of data operations by the circuit element. Function assignment, routing, fault detection, and re-assignment and data re-routing can occur in real time for a wide variety of programs and algorithms, providing for the IC to continue the same functioning despite defects which may arise during operation.

5. 发明授权

KR101871078B1 향상된 게이트-Q 스캔 기술들을 이용한 감소된 누설 전력을 갖는 스캔 회로 有权
公开(公告)号：KR101871078B1
公开(公告)日：2018-06-25
申请号：KR1020167009549
申请日：2011-09-15
申请人： 퀄컴 인코포레이티드
发明人： 세트후람라자마니 , 아라비카림
IPC分类号： G01R31/3185 , G01R31/3183 , G01R31/3177 , G01R31/317 , G01R31/30 , H03K19/00
CPC分类号： H03K19/0008 , G01R31/318342 , G01R31/318575 , G06F17/50 , H03K19/173
摘要： q-게이트에대한특정로직게이트들은, 회로설계에대한최소누설상태를결정하고그 후회로설계를그 최소누설상태로유지시키는로직게이트들을선택함으로써선택된다. 최소누설상태를구현하도록소망된입력에기초하여, 게이트는 NOR 또는 OR 게이트로서선택될수도있다. 최소누설상태를구현하도록선택된게이트들로구현되는 q-게이트는선택된동작모드들동안인에이블될수도있다. 회로의최소누설상태는자동테스트패턴생성 (ATPG) 툴에의해결정될수 있다.

6. 发明授权

KR101745749B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101745749B1
公开(公告)日：2017-06-12
申请号：KR1020127021277
申请日：2010-12-14
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 다케무라야스히꼬 , 야마자끼슌뻬이
IPC分类号： H03K19/177 , H01L21/8234 , H01L27/06 , H01L29/786
CPC分类号： H03K19/0013 , H01L27/0629 , H01L29/7869 , H01L2924/0002 , H03K17/161 , H03K19/173 , H03K19/17724 , H03K19/17736 , H03K19/1776 , H03K19/17772 , H03K19/17784 , H01L2924/00
摘要： 전력소비가감소될수 있는반도체장치를제공하는것이목적이다. 또하나의목적은프로그래머블논리장치(PLD) 등의, 프로그래머블셀을이용하는신뢰성이높은반도체장치를제공하는것이다. 기본블록간의접속의구성의변경에따라, 기본블록에공급하는전원전압이변화된다. 즉, 기본블록간의접속구조가기본블록이회로에기여하지않게될 때, 이기본블록에의전원전압의공급이정지된다. 또한, 기본블록에의전원전압의공급은채널형성영역이산화물반도체를이용하여형성된전계효과트랜지스터를사용하여형성된프로그래밍셀을이용하여제어되고, 상기전계효과트랜지스터는극히낮은오프전류및 극히낮은리크전류를갖는다.
摘要翻译：本发明的目的是提供一种能够降低功耗的半导体器件。本发明的另一个目的是提供使用诸如可编程逻辑器件（PLD）的可编程单元的高度可靠的半导体器件。提供给基本块的电源电压根据基本块之间连接配置的改变而改变。也就是说，当基本块之间的连接结构对电路没有贡献时，停止向主块提供电源电压。此外，主块的电源电压的供给是利用通过使用场效应晶体管形成的编程单元来控制是使用氧化物半导体形成的沟道形成区，所述场效应晶体管是非常低的截止状态电流和非常低的漏电流有。

7. 发明授权

KR101444075B1 복합 전자 회로 有权
标题翻译：复合电子电路
公开(公告)号：KR101444075B1
公开(公告)日：2014-09-26
申请号：KR1020097001175
申请日：2007-06-20
申请人： 엘리먼트 씨엑스아이, 엘엘씨
发明人： 켈렘,스티븐,헤닉 , 복스,브라이언,에이
IPC分类号： H03K19/177
CPC分类号： G06F9/5083 , G06F9/4881 , G06F15/17362 , G06F15/7867 , G06F17/5077 , H03K19/003 , H03K19/007 , H03K19/173 , H03K19/17748 , H03K19/17764 , Y02D10/12 , Y02D10/13
摘要： 예시적인 실시예들은 탄력적 집적 회로를 제공한다. 예시적인 IC는 복수의 복합 회로 소자들, 상태 머신 소자(SME), 및 복수의 통신 소자들을 포함한다. 각각의 복합 회로 소자는 소자 제어기, 소자 인터페이스 및 소자 형태에 의해 변동될 수 있고 구성가능할 수 있는 선택된 회로 소자를 포함한다. 상태 머신 소자는 제 1 소자 형태에 제 1 구성을 할당하고, 제 2 소자 형태에 제 2 구성을 할당하고, 대응하는 할당들에 제 1 데이터 링크를 제공하는 것과 같은, 소자 형태에 기초하여 다양한 기능들을 할당한다. 소자 제어기는 회로 소자에 의한 데이터 동작들의 실행을 제어한다. 기능 할당, 라우팅, 결함 검출, 및 재-할당 및 데이터 재-라우팅은 광범위한 프로그램들 및 알고리즘들에 대해 실시간으로 발생할 수 있어서, 동작중에 발생할 수 있는 결함들에도 불구하고 동일한 기능을 계속하기 위한 IC를 제공한다.
복합 회로 소자, 상태 머신 소자, 소자 제어기, 소자 인터페이스

8. 发明公开

KR1020140082566A 프로그래머블 로직 디바이스 및 반도체 장치 审中-实审
标题翻译：可编程逻辑器件和半导体器件
公开(公告)号：KR1020140082566A
公开(公告)日：2014-07-02
申请号：KR1020130158654
申请日：2013-12-18
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 쿠로카와요시유키
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/173
摘要： The objective of the present invention is to provide a programmable logic device which reduces the area of a layout even if a circuit scale is increased. A programmable logic device includes first programmable logic elements (PLE), a second PLE, a first line which provides a signal including configuration data in a first period and is electrically connected to the output terminal of the first PLEs in a second period, a second line which is electrically connected to the input terminal of the second PLE, and circuits corresponding to the first line, respectively. The circuit includes a first switch, a second switch which selects a conduction condition or a non-conduction conduction according to the potential of a node which provides a signal from the first line via the first switch, and a third switch which cooperates with the second switch to control the electric connection of the first line and the second line.
摘要翻译：本发明的目的是提供一种可编程逻辑器件，其即使电路规模增加也减少了布局的面积。可编程逻辑器件包括第一可编程逻辑元件（PLE），第二PLE，第一线，其在第一周期内提供包括配置数据的信号，并且在第二周期中电连接到第一PLE的输出端，线路，其电连接到第二PLE的输入端子，以及对应于第一线路的电路。该电路包括第一开关，第二开关，其根据从第一线路经由第一开关提供信号的节点的电位选择导通状态或非导通导通;以及第三开关，其与第二开关切换以控制第一线和第二线的电连接。

9. 发明公开

KR1020130090425A 래치 회로 및 CPU 有权
标题翻译：锁存电路和CPU
公开(公告)号：KR1020130090425A
公开(公告)日：2013-08-13
申请号：KR1020137019710
申请日：2010-11-16
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： H01L27/10
CPC分类号： H03K3/037 , G11C11/24 , G11C14/0054 , H01L27/0688 , H01L27/105 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L29/045 , H01L29/7869 , H03K19/173
摘要： 신규한 불휘발성 래치 회로 및 상기 불휘발성 래치 회로를 사용한 반도체 장치를 제공하기 위해, 불휘발성 래치 회로는 제 1 소자의 출력이 제 2 소자의 입력에 전기적으로 접속되고, 상기 제 2 소자의 출력이 상기 제 1 소자의 입력에 전기적으로 접속되는 루프 구조를 갖는 래치부; 및 상기 래치부의 데이터를 보유하도록 구성된 데이터 보유부를 포함한다. 상기 데이터 보유부에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터가 스위칭 소자로서 사용된다. 또한, 상기 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속된 용량 소자가 포함된다.

10. 发明公开

KR1020130006942A 재구성 가능한 논리 장치 无效
标题翻译：可重构逻辑器件
公开(公告)号：KR1020130006942A
公开(公告)日：2013-01-18
申请号：KR1020110062481
申请日：2011-06-27
申请人： 삼성전자주식회사
发明人： 정형수 , 김호정 , 신재광 , 최현식
IPC分类号： H03K19/173 , H01L21/82
CPC分类号： G11C13/003 , G11C13/0007 , G11C2213/79 , G11C2213/82 , G11C11/1659 , G11C11/1693 , G11C13/00 , G11C16/10 , H01L21/82 , H03K19/173 , H03K19/177
摘要： PURPOSE: A reconfigurable logic device is provided to improve operation speed of a logic device by performing read operation according to transition of an address shortly. CONSTITUTION: An electronic circuit module(1) includes a logic device(10) having multiple logic blocks and an external memory. The logic device consists of a programmable logic device by a user. The external memory stores connection information of wires between multiple logic blocks included in the logic device. Connection information of wires stored in an external memory is loaded in a logic device. The function of a logic device is defined based on connection relations of multiple logic blocks. Connection information of wires between multiple logic blocks is programmed in advance. The programmed connection information is stored in an external memory. [Reference numerals] (11) First logic block; (12) Second logic block; (13) Third logic block; (14) Fourth logic block; (15) External memory
摘要翻译：目的：提供一种可重新配置的逻辑器件，通过根据地址的转换进行读操作来提高逻辑器件的运行速度。构成：电子电路模块（1）包括具有多个逻辑块的逻辑器件（10）和外部存储器。逻辑器件由用户可编程逻辑器件组成。外部存储器存储包括在逻辑设备中的多个逻辑块之间的线路的连接信息。存储在外部存储器中的电线的连接信息被加载到逻辑设备中。基于多个逻辑块的连接关系来定义逻辑设备的功能。预先编程多个逻辑块之间的线的连接信息。编程的连接信息存储在外部存储器中。（11）第一逻辑块; （12）第二逻辑块（13）第三逻辑块; （14）第四逻辑块; （15）外部存储器

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