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1. 发明授权

KR100121297B1 반도체 장치 및 그 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100121297B1
公开(公告)日：1997-11-15
申请号：KR1019930006383
申请日：1993-04-16
申请人： 후지쯔 가부시끼가이샤
发明人： 에마다이지 , 이케다도시미
IPC分类号： H01L27/10
CPC分类号： H01L27/105 , H01L27/10817 , H01L27/11 , H01L27/1116 , H01L28/86

2. 发明公开

KR1020050098829A 메모리 장치 失效
标题翻译：内存设备
公开(公告)号：KR1020050098829A
公开(公告)日：2005-10-12
申请号：KR1020057006744
申请日：2003-02-19
申请人： 후지쯔 가부시끼가이샤
发明人： 하타케야마아츠시 , 이케다도시미 , 다니구치노부타카 , 기쿠타케아키라 , 가와바타구니노리 , 다케우치아츠시
IPC分类号： G11C16/06 , G11C16/30
摘要： A memory device includes a data line (DATA-BUS) for connection to a memory cell, a reference line (Reference- BUS) for reference, a precharge circuit (101), a load circuit (102), and an amplification circuit (103). The precharge circuit is connected to the data line and the reference line so as to precharge the data line and the reference line. The load circuit is connected to the data line and the reference line so as to apply a first constant current to the data line and a second constant current which is smaller than the first constant current to the reference line. The amplification circuit is connected to the data line and the reference line so as to amplify a differential voltage between the data line and the reference line.
摘要翻译：存储器件包括用于连接到存储单元的数据线（DATA-BUS），用于参考的参考线（参考 - 总线），预充电电路（101），负载电路（102）和放大电路）。预充电电路连接到数据线和参考线，以对数据线和参考线预充电。负载电路连接到数据线和参考线，以向数据线施加第一恒定电流，并将小于第一恒定电流的第二恒定电流施加到参考线。放大电路连接到数据线和参考线，以放大数据线和参考线之间的差分电压。

3. 发明公开

KR1020000011913A 반도체 기억 장치 및 시프트 용장 동작의 실행 방법 有权
标题翻译：半导体存储器件和执行移位冗余操作的方法
公开(公告)号：KR1020000011913A
公开(公告)日：2000-02-25
申请号：KR1019990029890
申请日：1999-07-23
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 이케다도시미 , 이시이유키 , 기쿠타케아키라 , 가와바타구니노리
IPC分类号： G11C11/407
CPC分类号： G11C29/78
摘要： PURPOSE: A semiconductor memory device is provided to repair a fail select line when two or more fail select lines are generated by a short circuit between select lines. CONSTITUTION: The semiconductor memory device comprises: a plurality of select lines(s10 to s1(n-1)) for reading or writing data by selecting a particular memory cell of plural memory cells on the basis of an address signal(Add) supplied from the exterior; at least first one redundancy select line(slj0) disposed at ends of the select lines; at least second one redundancy select line(slj1) disposed at the other ends of the select lines; and a switch circuit(2) for connecting a plurality of decode signal lines decoding the address signal(Add) so as to be replaced to the select lines and the redundancy select lines, wherein when a fail is generated at the plurality of select lines, a first switching operation for shifting at least one of the decode signal lines to a direction of the first redundancy select line or a second switching operation for shifting at least one of the decode signal lines to a direction of the second redundancy select line is performed, or the first and second switching operations are performed.
摘要翻译：目的：提供一种半导体存储器件，用于在选择线之间的短路产生两个或多个故障选择线时修复故障选择线。构成：半导体存储器件包括：多个选择线（s10至s1（n-1）），用于通过基于从多个存储器单元提供的地址信号（Add）选择多个存储器单元的特定存储单元来读取或写入数据外观; 设置在选择线的端部的至少第一个冗余选择线（slj0）; 设置在选择线的另一端的至少第二个冗余选择线（slj1）; 以及开关电路（2），用于连接解码所述地址信号（Add）的多条解码信号线，以被替换为所述选择线和所述冗余选择线，其中，当在所述多条选择线上产生故障时，执行用于将至少一个解码信号线移动到第一冗余选择线的方向的第一切换操作或用于将至少一个解码信号线移动到第二冗余选择线的方向的第二切换操作，或执行第一和第二切换操作。

4. 发明授权

KR100647119B1 메모리 장치 失效
标题翻译：存储设备
公开(公告)号：KR100647119B1
公开(公告)日：2006-11-23
申请号：KR1020057006744
申请日：2003-02-19
申请人： 후지쯔 가부시끼가이샤
发明人： 하타케야마아츠시 , 이케다도시미 , 다니구치노부타카 , 기쿠타케아키라 , 가와바타구니노리 , 다케우치아츠시
IPC分类号： G11C16/06 , G11C16/30
摘要： 메모리 장치는 메모리 셀에 접속하기 위한 데이터선(DATA-BUS)과, 레퍼런스를 위한 레퍼런스선(Reference-BUS)과, 프리차지 회로(101)와, 로드 회로(102)와, 증폭 회로(103)를 갖는다. 프리차지 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선을 프리차지한다. 로드 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선에 제1 정전류를 흐르게 하고, 레퍼런스선에 제1 정전류보다도 작은 제2 정전류를 흐르게 한다. 증폭 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선의 차전압을 증폭한다.
摘要翻译：一种存储装置，可以是数据线（DATA-BUS），而且，与基准线（参考-BUS）和用于参考的预充电电路101，负载电路102，放大电路103，用于连接到所述存储器单元有。预充电电路连接到数据线和参考线，并预充电数据线和参考线。负载电路被连接到所述数据线和参考线，流动的第一恒定电流到数据线，和参考线的流动的第二恒定电流比所述第一恒定电流小。放大电路连接到数据线和参考线，并且放大数据线和参考线之间的差值电压。

5. 发明授权

KR100572840B1 로우 디코더를 갖는 메모리 장치 有权
标题翻译：带有解码器的存储器
公开(公告)号：KR100572840B1
公开(公告)日：2006-04-24
申请号：KR1019990025131
申请日：1999-06-29
申请人： 후지쯔 가부시끼가이샤
发明人： 다키타마사토 , 마츠미야마사토 , 하세가와마사토모 , 이케다도시미
IPC分类号： G11C11/407
CPC分类号： G11C8/08 , G11C8/10 , G11C8/18 , G11C11/4076 , G11C11/4087
摘要： 로우 어드레스가 버퍼 게이트를 통해 로우 어드레스 레지스터(11)에 제공되고, 로우 어드레스 레지스터(11)의 출력이 상보 신호 생성 회로(15) 및 프리디코더(16)를 통해 워드 디코더(17A)에 제공된다. 한편, 액티브 커맨드의 발행에 대응하여 제어 신호 AS1이 지연 회로(14)를 통해 스트로브 신호 AS2로서 로우 어드레스 레지스터(11)의 클록 입력단 CK에 공급되며, 이 스트로브 신호 AS2는 타이밍 마진을 감소시키기 위해 타이밍 발생 회로(20A)를 통해 스트로브 신호 S2로서 프리디코더(16)의 스트로브 신호 입력단에 공급된다. 스트로브 신호 S2는 지연 회로(20B)를 통해 RS 플립플롭(2301-2332) 또는 래치 회로를 갖는 워드 디코더(17A)의 스트로브 신호 입력단에 제공된다. 래치 회로는 각각 세트 입력단과 리셋 입력단이 있는 NOR 게이트와, 이 NOR 게이트의 출력을 수신하기 위해 결합된 입력단과 워드 디코더에서 모든 래치 회로에 공통인 다중 선택 신호를 수신하기 위한 다른 세트 입력단이 있는 또 하나의 NOR 게이트를 구비한다.

6. 发明授权

KR100316619B1 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR100316619B1
公开(公告)日：2001-12-12
申请号：KR1019990012246
申请日：1999-04-08
申请人： 후지쯔 가부시끼가이샤
发明人： 이케다도시미 , 가와바타구니노리 , 다키타마사토
IPC分类号： H01L27/10
CPC分类号： H01L27/108 , G11C7/18 , G11C8/14
摘要： 본발명은메인워드선의선폭을가능한한 굵게하여, 서브워드디코더회로의레이아웃을효율적으로실행하는데 있다. 본발명에따르면, 행방향으로배선되는메인워드선은직선적인패턴을가지며, 서브워드디코더회로의형성영역에서그 메인워드선의패턴은행 방향을따라서분기하여복수개의라인으로분리되고그 후다시결합하는형상을갖는다. 그리고, 일부분리된부분에서메인워드선과는전위가서로상이한노드를구성하는도전층의비교적작은섬 형상패턴(island-shaped pattern)이배치된다. 메인워드선은종래예와동일하게제1 금속도전층으로구성된다. 즉, 메인워드선을구성하는도전층패턴의내부에그것과는전기적으로서로상이한작은섬 형상패턴이, 예컨대강 속에형성되는섬과같이형성된다. 이러한메인워드선의패턴은메인워드선의직선성을손상시킴이없이, 그배선방향에위치하는다른작은패턴의존재를허용할수 있다.
摘要翻译：本发明为粗体尽可能线宽的主字线，是有效的执行子字解码器电路的布局。根据本发明，所述主字线沿行方向布线，具有线状图案，沿所述字解码器电路的形成区域中的主字线图案银行方向的子分支被分成多条线，然后再结合它有一个形状。并且，在部分与其分离的主字线的电位是相对构成彼此不同的节点的层的小yibaechi导电岛形图案（岛形图案）。是一个主字线被相同地配置在现有例中所述第一导电金属层。即，从在构成上述主字线的导电层图案的内部的小的岛状图案彼此电不同的形成方法，例如，如在钢中形成的岛。线图案是主字而不必损伤主字线的线性度，一个可允许的，是在位于布线方向等小图案的存在。

7. 发明公开

KR1019930022557A 반도체 장치 및 그 제조방법 失效
公开(公告)号：KR1019930022557A
公开(公告)日：1993-11-24
申请号：KR1019930006383
申请日：1993-04-16
申请人： 후지쯔 가부시끼가이샤
发明人： 에마다이지 , 이케다도시미
IPC分类号： H01L27/10
摘要： 본 발명은 폴리실리콘으로 이루어지는 에미터 전극과 배선에 도프되어 잇는 불순물의 종류를 다르게 함으로써 바이폴라 트랜지스터 특성과 배선의 접속 특성이 좋은 반도체 집적 회로 장치와 그 제조방법을 제공하는 것을 목적으로 한다. p형 실리콘 반도체 기판(1)의 에미터 영역(22)와 접하는 폴리실리콘의 에미터 전극(17)에는 열확산 계수가 작은 N형 불순물을 도프하고, 반도체 기판(1)의 활성 영역내의불순물 확산 영역(9)등에 접속되는 폴리실리콘배선(18)에는 자연산화막의 파괴 효과가 높은 N형 불순물을 도프한다. 이와 같이 불순물을 나누어 사용하면, 에미터 영역을 형성하는 열처리 온도를 850℃정도 이하로 할 수 있다.

8. 发明授权

KR100578316B1 반도체 기억 장치 및 시프트 용장 동작의 실행 방법 有权
标题翻译：半导体存储器件和执行移位冗余操作的方法
公开(公告)号：KR100578316B1
公开(公告)日：2006-05-11
申请号：KR1019990029890
申请日：1999-07-23
申请人： 후지쯔 가부시끼가이샤
发明人： 에토사토시 , 마츠미야마사토 , 이케다도시미 , 이시이유키 , 기쿠타케아키라 , 가와바타구니노리
IPC分类号： G11C11/407
CPC分类号： G11C29/78
摘要： 시프트 용장 기능을 갖는 반도체 기억 장치는 어드레스 신호를 디코딩하는 복수의 디코드 신호 라인을 복수의 선택 라인 및 용장 선택 라인에 교체 가능하게 접속하는 스위치 회로를 포함하고, 복수의 선택 라인에서 고장이 발생하였을 때, 복수의 선택 라인 중의 일단에 위치된 제1 용장 선택 라인의 방향으로 복수의 디코드 라인들 중 적어도 하나를 시프트시키기 위한 제1 스위치 동작 또는 선택 라인들 중에서 타단에 위치된 제2 용장 선택 라인의 방향으로 디코드 라인들 중 적어도 하나를 시프트시키기 위한 제2 스위치 동작 또는 상기 제1 및 제2 스위치 동작 모두를 실행한다. 반도체 기억 장치는 바람직하게는 복수의 선택 라인의 일단에 위치된 2개 이상의 제1 용장 선택 라인, 타단에 위치된 2개 이상의 제2 용장 선택 라인 및 2개의 스테이지에 배치된 제1 및 제2 스위치 유닛(2a-1, 2a-2)을 포함한다. 어떤 고장이 선택 라인에서 발생하였을 때, 상기 제1 스위치 유닛(2a-1)이 상기 제1 용장 선택 라인의 방향으로 디코드 신호 라인들 중 적어도 하나를 시프트시키기 위한 제1 스위치 동작 또는 상기 제2 용장 선택 라인의 방향으로 상기 디코드 신호 라인들 중 적어도 하나를 시프트시키기 위한 제2 스위치 동작을 실행하거나, 또는 상기 제2 스위치 유닛(2a-2)이 상기 제1 용장 선택 라인의 방향으로 적어도 하나의 디코드 신호 라인을 시프트시키기 위한 제3 스위치 동작 또는 상기 제2 용장 선택 라인의 방향으로 상기 적어도 하나의 디코드 신호 라인을 시프트시키기 위한 제4 스위치 동작을 실행한다.

9. 发明公开

KR1020000006546A 로우 디코더를 갖는 메모리 장치 有权
标题翻译：带有解码器的存储器
公开(公告)号：KR1020000006546A
公开(公告)日：2000-01-25
申请号：KR1019990025131
申请日：1999-06-29
申请人： 후지쯔 가부시끼가이샤
发明人： 다키타마사토 , 마츠미야마사토 , 하세가와마사토모 , 이케다도시미
IPC分类号： G11C11/407
CPC分类号： G11C8/08 , G11C8/10 , G11C8/18 , G11C11/4076 , G11C11/4087
摘要： PURPOSE: The memory apparatus having row decoder is provide to reduced timing range for rapid operation. CONSTITUTION: The memory apparatus having row decoder comprises: a buffer gate, a row address register, a mutual signal generating circuit, a free decoder, a word decoder, a control circuit, a first timing generating circuit, a second timing generating circuit, and a strobe circuit. The buffer gate has input receiving a row address. The row address register has data input and clock input combined to the output of the buffer gate. The mutual signal generating circuit has data input combined to the data output of the row address register. The free decoder has data input combined to the data output of the mutual signal generating circuit. The word decoder has data input combined to the data output of the free decoder. The control circuit offered a control signal. The first timing generating circuit generated a first strobe signal. The second timing generating circuit generated a second strobe signal.
摘要翻译：目的：具有行解码器的存储装置提供用于快速操作的缩短的定时范围。具有行解码器的存储装置包括：缓冲器门，行地址寄存器，互信号发生电路，空闲解码器，字解码器，控制电路，第一定时发生电路，第二定时发生电路和一个选通电路。缓冲门具有接收行地址的输入。行地址寄存器将数据输入和时钟输入组合到缓冲门的输出。互信号发生电路具有组合到行地址寄存器的数据输出的数据输入。免费解码器具有组合到相互信号发生电路的数据输出的数据输入。字解码器具有组合到免费解码器的数据输出的数据输入。控制电路提供控制信号。第一定时发生电路产生第一选通信号。第二定时发生电路产生第二选通信号。

10. 发明公开

KR1020000005622A 반도체 기억 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020000005622A
公开(公告)日：2000-01-25
申请号：KR1019990012246
申请日：1999-04-08
申请人： 후지쯔 가부시끼가이샤
发明人： 이케다도시미 , 가와바타구니노리 , 다키타마사토
IPC分类号： H01L27/10
CPC分类号： H01L27/108 , G11C7/18 , G11C8/14
摘要： PURPOSE: A semiconductor memory device is provided to prevent an increase of a resistance of a main word line and a generation of a micro migration. CONSTITUTION: The semiconductor memory device having plural memory cells formed on a semiconductor substrate(30) and a plurality of conductive layers, the device comprises: plural main word lines(MWL0-MWL3) arranged in rows in a memory cell array and composed of a conductive layer formed on the semiconductor substrate(30); plural sub-word lines arranged in the rows therein and composed of a second conductive layer under the conductive layer; and a sub-word decoder circuit(SWD) disposed at a predetermined place on the main word lines, for driving the sub-word lines, wherein a pattern of the main word lines on which the sub-word decoder circuit(SWD) is formed, has such a shape that its end is divided into plural lines and the divided lines are merged into a line; and an island-shape pattern(40) electrically different from the main word lines in the divided region is formed by the conductive layer.
摘要翻译：目的：提供半导体存储器件，以防止主字线的电阻增加和微迁移的产生。构成：具有形成在半导体基板（30）和多个导电层上的多个存储单元的半导体存储器件，该器件包括：多个主行字线（MWL0-MWL3），其布置在存储单元阵列中，并由导电层，形成在所述半导体衬底上; 在其中排列成多个子字线，并由导电层下的第二导电层构成; 以及设置在主字线上的预定位置的子字解码器电路（SWD），用于驱动子字线，其中形成子字解码器电路（SWD）的主字线的图案具有将其端部分割为多条线并将分割线合并为一条线的形状; 并且通过导电层形成与分割区域中的主字线电不同的岛状图案（40）。

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