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1. 发明公开

KR1020030014210A 정합라인 감지 회로 및 방법 失效
标题翻译： 정합라인감지회로및방법
公开(公告)号：KR1020030014210A
公开(公告)日：2003-02-15
申请号：KR1020027014623
申请日：2001-05-01
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 마,스탠리,제-천 , 마,피터,피. , 라인스,발레리에 , 길링햄,피터 , 맥켄지,로버트 , 아메드,압둘라
IPC分类号： G11C15/00
CPC分类号： G11C7/06 , G11C15/04 , G11C15/043
摘要： CAM 어레이의 정합라인에서 상승 전압을 검출하기 위한 정합라인 감지 회로가 개시되며, 이 회로는 전류를 정합라인에 공급하고 정합라인의 전압을 상승시키기 위하여 전류 소스를 턴 온(turn on)하기 전에 정합라인을 먼저 그라운드(ground)로 프리챠지한다. 전류 전원이 미리 정해진 시간동안 턴 온 상태가 유지되도록 레퍼런스 정합라인 감지 회로가 자기-시간(self-timed) 제어 신호를 발생시킨다. 전류 소스가 턴 오프되고 정합라인이 그라운드로 프리챠지 된 후에 정합라인에서 감지된 데이터가 래치된다(latched). 본 발명의 정합라인 감지 회로가 정합라인을 전원 전압, VDD, 대신에 그라운드로 프리챠지하기 때문에 더 적은 전력이 소모된다. 하나의 n 채널 트랜지스터 임계 전위까지의 정합라인 전압의 상승을 감지함에 의해, 정합라인 감지 동작 속도가 증가된다.
摘要翻译：公开了用于检测CAM阵列的匹配线上的上升电压的匹配线感测电路。在开启电流源以向匹配线提供电流并提高匹配线的电压之前，该电路首先将匹配线预充电至地。参考匹配线检测电路产生自定时控制信号以保持电流源接通预定的持续时间。在关闭电流源并将匹配线预充至地之后，锁存匹配线上的感测数据。因为本发明的匹配线检测电路将匹配线预充电至地电位而不是电源电压VDD，所以消耗较少的功率。通过检测匹配电压到n沟道晶体管阈值电位的上升，匹配线检测操作速度增加。

2. 发明授权

KR100718902B1 정합라인 감지 회로 및 방법 失效
标题翻译：匹配线检测电路和方法
公开(公告)号：KR100718902B1
公开(公告)日：2007-05-17
申请号：KR1020027014623
申请日：2001-05-01
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 마,스탠리,제-천 , 마,피터,피. , 라인스,발레리에 , 길링햄,피터 , 맥켄지,로버트 , 아메드,압둘라
IPC分类号： G11C15/00
CPC分类号： G11C7/06 , G11C15/04 , G11C15/043
摘要： A matchline sense circuit for detecting a rising voltage on a matchline of a CAM array is disclosed. the circuit initially precharges a matchline to ground before turning on a current source to supply current to the matchline and raise the voltage of the matchline. A reference matchline sense circuit generates a self-timed control signal to keep the current supply turned on for a predetermined duration of time. Sensed data on the matchlines are latched after the current source is turned off and the matchlines are precharged to ground. Because the matchline sense circuit of the present invention precharges the matchlines to ground instead of the supply voltage, VDD, less power is consumed. By sensing the rise of the matchline voltage to an n-channel transistor threshold potential, the matchline sensing operation speed is increased.

3. 发明授权

KR101374417B1 동기 메모리 판독 데이터 캡쳐 有权
标题翻译：同步存储器读取数据捕获
公开(公告)号：KR101374417B1
公开(公告)日：2014-03-17
申请号：KR1020097000102
申请日：2007-05-07
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 길링햄,피터 , 맥켄지,로버트
IPC分类号： G11C11/409 , G11C11/407 , G11C11/4076
CPC分类号： G06F13/4243 , G11C7/1066 , G11C29/50012 , G11C2207/2254
摘要： 단일 판독 동작에서 DQS 인에이블 신호의 최적 타이밍을 결정하는 스냅-샷 데이터 트레이닝(snap-shot data training) 방법이 제공된다. 이것은, 먼저 메모리에 그레이 코드 카운트 시퀀스를 기록하고, 그런 다음 이것을 다시 단일 버스트로 판독함으로써 달성된다. 제어기는, 루프-어라운드(loop-around) 지연을 결정하기 위해 명령이 내려졌던 시간으로부터 정해진 간격에서 판독된 버스트를 샘플링한다. 간단한 진리테이블 룩업은 정상 판독을 위한 최적의 DQS 인에이블 타이밍을 결정한다. 유리하게, 정상 판독 동작 동안에, 인에이블된 DQS 신호의 제 1 포지티브 에지가, 명령이 내려질 때마다 인에이블되는 카운터를 샘플링하는데 사용된다. 만약 카운터, 타이밍 드리프트가 발생했음을 지시하는 변화를 샘플링한다면, DQS 인에이블 신호는 그러한 드리프트를 보상하고 DQS 프리엠블에 중심을 둔 위치를 유지하도록 조정될 수 있다. 이러한 기술은, 전원 공급시 DQS 인에이블 타이밍을 결정하기 위해 반복된 접근법을 사용하는 시스템에도 응용될 수 있다. 본 발명의 다른 실시예는, 카운터의 DQS 래치된 샘플을 기초로 한, 간단하고 낮은 지연시간의 클록 도메인 교차 회로이다.

4. 发明公开

KR1020090035508A 동기 메모리 판독 데이터 캡쳐 有权
标题翻译：同步存储器读取数据捕获
公开(公告)号：KR1020090035508A
公开(公告)日：2009-04-09
申请号：KR1020097000102
申请日：2007-05-07
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 길링햄,피터 , 맥켄지,로버트
IPC分类号： G11C11/409 , G11C11/407 , G11C11/4076
CPC分类号： G06F13/4243 , G11C7/1066 , G11C29/50012 , G11C2207/2254
摘要： A method of snap-shot data training to determine the optimum timing of the DQS enable signal in a single read operation is provided. This is accomplished by first writing a Gray code count sequence into the memory and then reading it back in a single burst. The controller samples the read burst at a fixed interval from the time the command was issued to determine the loop-around delay. A simple truth table lookup determines the optimum DQS enable timing for normal reads. Advantageously, during normal read operations, the first positive edge of the enabled DQS signal is used to sample a counter that is enabled every time a command is issued. If the counter sample changes, indicating timing drift has occurred, the DQS enable signal can be adjusted to compensate for the drift and maintain a position centered in the DQS preamble. This technique can also be applied to a system that uses the iterative approach to determining DQS enable timing on power up. Another embodiment of the invention is a simple, low latency clock domain crossing circuit based on the DQS latched sample of the counter.
摘要翻译：提供了一种快照数据训练方法，用于在单次读取操作中确定DQS使能信号的最佳定时。这是通过首先将格雷码计数序列写入存储器，然后在单个脉冲串中读回来完成的。控制器从发出命令的时间开始以固定的时间间隔对读取脉冲串进行采样，以确定环路延迟。简单的真值表查找确定正常读取的最佳DQS使能定时。有利地，在正常读取操作期间，使能的DQS信号的第一上升沿用于对每次发出命令时启用的计数器进行采样。如果计数器样本发生变化，则指示定时漂移已经发生，可以调整DQS使能信号以补偿漂移并保持以DQS前导码为中心的位置。该技术也可以应用于使用迭代方法来确定上电时的DQS使能定时的系统。本发明的另一个实施例是基于柜台的DQS锁存样本的简单的低延迟时钟域交叉电路。

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