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1. 发明授权

KR101732557B1 메모리에 에러들을 인젝션하기 위한 방법 및 장치 有权
公开(公告)号：KR101732557B1
公开(公告)日：2017-05-04
申请号：KR1020147008424
申请日：2011-09-29
申请人： 인텔 코포레이션
发明人： 이그자우,티오드로스 , 쳉,카이 , 쿠마르,모한제이. , 바르가스,조세에이. , 잔드히얄라,고피크리쉬나
IPC分类号： G06F11/263
CPC分类号： G06F11/263 , G06F11/3664 , G06F11/3688
摘要： 메모리에에러들을인젝션하기위한장치및 방법이개시된다. 일실시예에서, 전용인터페이스는에러인젝션시스템어드레스레지스터및 에러인젝션시스템어드레스레지스터에결합된에러인젝션마스크레지스터를포함한다. 에러인젝션시스템어드레스레지스터가인입하는기입어드레스와매치되는시스템어드레스를포함하는경우, 에러인젝션마스크레지스터는메모리에에러를출력한다.

2. 发明授权

KR101139565B1 인-메모리, 인-페이지 디렉토리 캐시 일관성 기법 有权
标题翻译： IN-MEMORY，IN-PAGE目录高速缓存方案
公开(公告)号：KR101139565B1
公开(公告)日：2012-04-30
申请号：KR1020080136546
申请日：2008-12-30
申请人： 인텔 코포레이션
发明人： 스테이너,이안 , 카이조지,종-닝 , 티와리,사우라브 , 쳉,카이
IPC分类号： G06F13/16 , G06F9/46 , G06F9/06 , G06F12/00
CPC分类号： G06F12/0817
摘要： In an embodiment, the method provides receiving a memory access request for a demanded cache line from a processor of a plurality of processors; accessing coherency information associated with the demanded cache line from a memory unit by bringing in from a memory page in which the demanded cache line is stored, the memory page also including a directory line having coherency information corresponding to the demanded cache line; reading data associated with the demanded cache line in accordance with the coherency information; and returning the data to the processor.

3. 发明授权

KR100841129B1 멀티-인터페이스 캐시들 내의 조인트 캐시 일관성 상태들을 위한 방법 및 장치 失效
标题翻译：多接口缓存中联合高速缓存状态的方法和设备
公开(公告)号：KR100841129B1
公开(公告)日：2008-06-24
申请号：KR1020067005039
申请日：2004-09-10
申请人： 인텔 코포레이션
发明人： 길버트,제프리 , 쳉,카이
IPC分类号： G06F12/08
CPC分类号： G06F12/0811 , G06F12/0831 , G06F2212/507
摘要： 캐시 일관성(cache coherency) 상태들을 위한 방법 및 장치가 개시된다. 일 실시예에서, 두 개의 인터페이스, 내부 인터페이스 및 외부 인터페이스를 통해 액세스 가능한 캐시는 조인트 캐시 일관성 상태를 가질 수 있다. 조인트 캐시 일관성 상태는 내부 인터페이스에 대한 제1 상태를 가지고 외부 인터페이스에 대한 제2 상태를 가질 수 있으며, 제2 상태는 제1 상태보다 높은 특권을 갖는다. 일 실시예에서 이것은 불확실한 무효화를 장려할 수 있다. 다른 실시예들에서 이것은 내부 인터페이스 상의 스누프 트랜잭션(snoop transaction)들을 감소시킬 수 있다.
캐시 일관성(cache coherency), 스누프, MESI 프로토콜, 멀티프로세서, 멀티-인터페이스

4. 发明授权

KR101386868B1 동작 조건들에 따른 임계치들의 동적 갱신 有权
标题翻译：根据操作条件动态更新阈值
公开(公告)号：KR101386868B1
公开(公告)日：2014-04-17
申请号：KR1020117017862
申请日：2009-12-22
申请人： 인텔 코포레이션
发明人： 리,크리스찬 , 스테인브레처,로빈 , 칸나,라훌 , 로페즈,페르난도에이. , 쳉,카이
IPC分类号： G06F13/16 , G06F1/20 , G06F12/00
CPC分类号： G06F1/206 , G11C7/04
摘要： 일부 실시예들에서, 메모리 제어 장치는 메모리 장치로부터 원격 배치된 센서; 센서의 온도 판독치와 메모리 장치의 추정된 현재 온도 사이의 차이에 대응하는 오프셋 값을 저장하기 위한 레지스터; 및 메모리 장치의 동작을 제어하기 위한 제어기를 포함하고, 상기 제어기는 레지스터로부터 오프셋 값을 판독하고, 오프셋 값에 따라 메모리 장치의 동작을 제어하도록 구성된다. 제어기는 메모리 장치의 동작 동안에 오프셋 값을 동적으로 갱신하도록 구성될 수 있다. 다른 실시예들이 개시되고 청구된다.

5. 发明公开

KR1020140024060A 랭크-특정 순환 중복 검사 有权
标题翻译：特殊循环冗余检查
公开(公告)号：KR1020140024060A
公开(公告)日：2014-02-27
申请号：KR1020147001476
申请日：2012-06-28
申请人： 인텔 코포레이션
发明人： 수바쉬찬드라보세,라메쉬 , 토마스,테실 , 미트라,삼바란 , 다스,드발리나 , 쳉,카이
IPC分类号： G06F11/10 , G11C29/42
CPC分类号： H03M13/03 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1016 , G06F11/1064 , G06F11/1068 , G06F11/1072 , G06F11/1076 , G06F12/02 , G11C8/12 , G11C29/00 , H03M13/09 , H03M13/15 , H03M13/19 , H04L1/0061
摘要： 본 발명의 실시예들은 메모리 시스템들에서 랭크-특정 순환 중복 검사들을 제공하기 위한 방법들, 장치들, 및 시스템 구성들을 기술한다.

6. 发明公开

KR1020080055681A 스누프 필터에서의 실효를 감소시키기 위한 라인 스와핑 스킴을 위한 방법, 장치, 시스템 및 컴퓨터 판독 가능 기록 매체 有权
标题翻译：线路切换方案减少SNOOP过滤器中的反向失败
公开(公告)号：KR1020080055681A
公开(公告)日：2008-06-19
申请号：KR1020070129626
申请日：2007-12-13
申请人： 인텔 코포레이션
发明人： 친다마니,선다람 , 쳉,카이 , 만드비웰라,말콤 , 파힘,바하 , 플레더러,케이쓰
IPC分类号： G06F13/16 , G06F12/08
CPC分类号： G06F12/0831 , G06F12/082
摘要： A line swapping scheme for reducing invalidation in a snoop filter is provided to reduce the invalidations and improve issuance of back invalidations by selecting a better replacement measure without increasing the size of the snoop filter. A data request is received from one of a plurality of processors(702), and a cache entry position is determined particularly based on the data request(704). Data is stored to the cache entry position in a cache corresponding to the processor(706). Occurrence of cache miss is determined. A consistency record corresponding to the data is stored to affinity corresponding to the cache by storing the data to the cache entry position, which is selected in the affinity corresponding to the cache based on a way-hint replacement policy, when the cache entry position is found in the corresponding affinity(708A). The consistency record is stored to the guided cache entry position of the affinity when the cache entry position is not found in the corresponding affinity(708B).
摘要翻译：提供用于减少窥探过滤器中的无效的线路交换方案，以减少无效，并通过选择更好的替换度量而不增加窥探过滤器的大小来改善背部无效的发布。从多个处理器（702）之一接收数据请求，特别地基于数据请求确定高速缓存条目位置（704）。将数据存储到与处理器（706）相对应的高速缓存中的高速缓存条目位置。确定缓存未命中的发生。将与数据对应的一致性记录通过将数据存储到高速缓存条目位置而被存储为与高速缓存相对应的亲和度，该高速缓存条目位置在高速缓存条目位置为发现在相应的亲和力（708A）。当在相应的亲和度（708B）中没有找到高速缓存入口位置时，一致性记录被存储到亲和力的被引导高速缓存条目位置。

7. 发明公开

KR1020140057369A 메모리에 에러들을 인젝션하기 위한 방법 및 장치 有权
标题翻译：将错误注入记忆的方法和装置
公开(公告)号：KR1020140057369A
公开(公告)日：2014-05-12
申请号：KR1020147008424
申请日：2011-09-29
申请人： 인텔 코포레이션
发明人： 이그자우,티오드로스 , 쳉,카이 , 쿠마르,모한제이. , 바르가스,조세에이. , 잔드히얄라,고피크리쉬나
IPC分类号： G06F11/263
CPC分类号： G06F11/263 , G06F11/3664 , G06F11/3688
摘要： 메모리에 에러들을 인젝션하기 위한 장치 및 방법이 개시된다. 일 실시예에서, 전용 인터페이스는 에러 인젝션 시스템 어드레스 레지스터 및 에러 인젝션 시스템 어드레스 레지스터에 결합된 에러 인젝션 마스크 레지스터를 포함한다. 에러 인젝션 시스템 어드레스 레지스터가 인입하는 기입 어드레스와 매치되는 시스템 어드레스를 포함하는 경우, 에러 인젝션 마스크 레지스터는 메모리에 에러를 출력한다.

8. 发明公开

KR1020090073983A 인-메모리, 인-페이지 디렉토리 캐시 일관성 기법 有权
标题翻译： IN-MEMORY，IN-PAGE目录高速缓存方案
公开(公告)号：KR1020090073983A
公开(公告)日：2009-07-03
申请号：KR1020080136546
申请日：2008-12-30
申请人： 인텔 코포레이션
发明人： 스테이너,이안 , 카이조지,종-닝 , 티와리,사우라브 , 쳉,카이
IPC分类号： G06F13/16 , G06F9/46 , G06F9/06 , G06F12/00
CPC分类号： G06F12/0817
摘要： An in-memory and an in-page directory cache coherency technique capable of applying the increase of a processor or processor cores are provided to secure a page hit access which becomes the same as the directory cache hit. A memory access request about a cache line which is requested from one processor is received(302). A memory page storing a required cache line is brought from a memory unit. Coherency information related to the required cache line is accessed from the memory unit(304). The memory page comprises a directory line having the consistency information corresponding to the required cache line. According to the consistency information, data related to the required cache line is read(306). The data is returned by the processor(308).
摘要翻译：提供了能够应用处理器或处理器核的增加的内存中和页内目录高速缓存一致性技术以保护与目录高速缓存命中相同的页命中访问。接收关于从一个处理器请求的高速缓存线的存储器访问请求（302）。从存储器单元提取存储所需高速缓存行的存储器页。从存储器单元（304）访问与所需高速缓存行有关的一致性信息。存储器页面包括具有与所需高速缓存行对应的一致性信息的目录行。根据一致性信息，读取与所需高速缓存行有关的数据（306）。数据由处理器返回（308）。

9. 发明公开

KR1020060087561A 멀티-인터페이스 캐시들 내의 조인트 캐시 일관성 상태들을 위한 방법 및 장치 失效
标题翻译：多接口缓存中联合高速缓存状态的方法和设备
公开(公告)号：KR1020060087561A
公开(公告)日：2006-08-02
申请号：KR1020067005039
申请日：2004-09-10
申请人： 인텔 코포레이션
发明人： 길버트,제프리 , 쳉,카이
IPC分类号： G06F12/08
CPC分类号： G06F12/0811 , G06F12/0831 , G06F2212/507
摘要： A method and apparatus for cache coherency states is disclosed. In one embodiment, a cache accessible across two interfaces, an inner interface and an outer interface, may have a joint cache coherency state. The joint cache coherency state may have a first state for the inner interface and a second state for the outer interface, where the second state has higher privilege than the first state. In one embodiment this may promote speculative invalidation. In other embodiments this may reduce snoop transactions on the inner interface.
摘要翻译：公开了一种用于高速缓存一致性状态的方法和装置。在一个实施例中，可跨两个接口访问的高速缓存，内部接口和外部接口可以具有联合高速缓存一致性状态。联合高速缓存一致性状态可以具有内部接口的第一状态和外部接口的第二状态，其中第二状态具有比第一状态更高的特权。在一个实施例中，这可以促进投机无效。在其他实施例中，这可以减少内部接口上的窥探事务。

10. 发明授权

KR101570622B1 랭크-특정 순환 중복 검사 有权
标题翻译： - 特殊循环冗余检查
公开(公告)号：KR101570622B1
公开(公告)日：2015-11-19
申请号：KR1020147001476
申请日：2012-06-28
申请人： 인텔 코포레이션
发明人： 수바쉬찬드라보세,라메쉬 , 토마스,테실 , 미트라,삼바란 , 다스,드발리나 , 쳉,카이
IPC分类号： G06F11/10 , G11C29/42
CPC分类号： H03M13/03 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1016 , G06F11/1064 , G06F11/1068 , G06F11/1072 , G06F11/1076 , G06F12/02 , G11C8/12 , G11C29/00 , H03M13/09 , H03M13/15 , H03M13/19 , H04L1/0061
摘要： 본발명의실시예들은메모리시스템들에서랭크-특정순환중복검사들을제공하기위한방법들, 장치들, 및시스템구성들을기술한다.

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