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1. 发明授权

KR100480913B1 적층된 티아이/티아이엔을 이용한 콘택 매립방법 失效
标题翻译：使用层叠Ti / TiN掩埋接触的方法
公开(公告)号：KR100480913B1
公开(公告)日：2005-04-07
申请号：KR1020020036765
申请日：2002-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 노재선
IPC分类号： H01L21/768
摘要： 본 발명은 적층된 Ti/TiN을 이용한 콘택 매립방법에 관한 것으로, 적층된 Ti/TiN를 이용한 콘택 매립방법은, 하부금속층과 상부금속층의 층간연결을 위한 비아콘택 매립방법에 있어서, 반도체기판상에 형성된 층간절연막내에 비아콘택홀을 형성하는 단계; 상기 비아콘택홀을 포함한 층간절연막상에 콜리메이터 Ti막을 형성 하는 단계; 상기 콜리메이터 Ti막상에 Ti막을 형성하는 단계; 및 상기 Ti막상에 TiN막을 형성하는 단계를 포함하여 구성되며, 파티클을 발생시키는 각 챔버측벽 으로 증착되는 TiN막을 Ti/TiN의 구조로 형성하여 그 증착된 막의 접착력을 강화 시켜 후속공정에서 커다란 파티클 공급원이 되는 것을 방지할 수 있는 것이다.

2. 发明公开

KR1020040059446A 웨이퍼 레벨의 반도체 소자 테스트 방법 无效
标题翻译：水平半导体器件的测试方法
公开(公告)号：KR1020040059446A
公开(公告)日：2004-07-05
申请号：KR1020020086194
申请日：2002-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 김정근
IPC分类号： H01L21/66
CPC分类号： H01L2924/3511
摘要： PURPOSE: A test method of a wafer level semiconductor device is provided to prevent process failure due to film stress by getting feedback with various process conditions from a correlation between the warpage degree of a wafer and the film stress. CONSTITUTION: A warpage radius(R) is obtained according to a warpage degree(δ) of a wafer(10). A correlation between the warpage degree and film stress is obtained by using the warpage radius. A variety of process conditions for feedback are obtained from the correlation, thereby reducing the film stress.
摘要翻译：目的：提供晶片级半导体器件的测试方法，以通过从晶片的翘曲度与膜应力之间的相关性获得各种工艺条件的反馈来防止由于膜应力引起的工艺故障。构成：根据晶片（10）的翘曲度（δ）获得翘曲半径（R）。通过使用翘曲半径获得翘曲度和膜应力之间的相关性。从相关性获得反馈的各种工艺条件，从而降低膜应力。

3. 发明公开

KR1020040031996A 반도체 소자의 콘택플러그 형성방법 无效
标题翻译：形成半导体器件接触片的方法
公开(公告)号：KR1020040031996A
公开(公告)日：2004-04-14
申请号：KR1020020061302
申请日：2002-10-08
申请人： 에스케이하이닉스 주식회사
发明人： 노재선 , 김우현
IPC分类号： H01L21/283
摘要： PURPOSE: A method for forming a contact plug of a semiconductor device is provided to be capable of simplifying manufacturing processes. CONSTITUTION: An interlayer dielectric(213) is formed on a semiconductor substrate(201) with a desired lower layer. A contact hole(215) is formed to expose a junction region of the substrate by selectively etching the interlayer dielectric. A polysilicon layer is sufficiently deposited on the resultant structure including the contact hole. The polysilicon layer is polished to expose the interlayer dielectric(213) by using first CMP using a slurry with a relatively high etching selectivity. Then, a contact plug(219) is formed in the contact hole by polishing the polysilicon layer and the interlayer dielectric using second CMP.
摘要翻译：目的：提供一种用于形成半导体器件的接触插塞的方法，以能够简化制造工艺。构成：在具有期望的下层的半导体衬底（201）上形成层间电介质（213）。形成接触孔（215），通过选择性地蚀刻层间电介质来露出衬底的接合区域。在包括接触孔的所得结构上充分沉积多晶硅层。通过使用具有相对高的蚀刻选择性的浆料，通过使用第一CMP来抛光多晶硅层以暴露层间电介质（213）。然后，通过使用第二CMP抛光多晶硅层和层间电介质，在接触孔中形成接触插塞（219）。

4. 发明公开

KR1020020017787A 반도체소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020020017787A
公开(公告)日：2002-03-07
申请号：KR1020000051301
申请日：2000-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 권혁 , 김우현
IPC分类号： H01L21/316
摘要： PURPOSE: A fabrication method of semiconductor devices is provided to prevent voids in an interlayer dielectric without an HTO(High Temperature Oxide) layer as the interlayer dielectric and to prevent the out-diffusion of phosphorous ions from the interlayer dielectric by forming a silicon oxide(SiO2) on source and drain. CONSTITUTION: On a semiconductor substrate(31) having a cell and a peripheral region(I,II) a plurality of conductive patterns including a polysilicon(32), a tungsten silicide(33), a buffer oxide(34), a hard mask nitride(35) and an anti-reflective coating(36) are formed. A lightly doped drain region(37) is formed by using a first nitride spacer(38) as a mask, and source/drain regions(40a,40b) are formed by using a second nitride spacer(39a) as a mask. After forming an epitaxial silicon on the exposed substrate of the peripheral region(II) by epitaxial growth, a silicon oxide(41) is formed by performing an oxidation of the epitaxial silicon. Then, an interlayer dielectric(42) made of BPSG is formed on the entire surface of the resultant structure.
摘要翻译：目的：提供半导体器件的制造方法，以防止层间电介质中的空隙，而没有HTO（高温氧化物）层作为层间电介质，并且通过形成氧化硅来防止磷离子从层间电介质的扩散（ SiO2）在源极和漏极上。构成：在具有电池和外围区域（I，II）的半导体衬底（31）上，包括多晶硅（32），硅化钨（33），缓冲氧化物（34），硬掩模形成氮化物（35）和抗反射涂层（36）。通过使用第一氮化物间隔物（38）作为掩模来形成轻掺杂的漏极区（37），并且通过使用第二氮化物间隔物（39a）作为掩模形成源/漏区（40a，40b）。在通过外延生长在外围区域（II）的暴露的基板上形成外延硅之后，通过进行外延硅的氧化来形成氧化硅（41）。然后，在所得结构的整个表面上形成由BPSG制成的层间电介质（42）。

5. 发明公开

KR1020010096346A 버퍼산화막을 이용한 반도체소자 평탄화방법 无效
标题翻译：使用缓冲氧化物平面化半导体器件的方法
公开(公告)号：KR1020010096346A
公开(公告)日：2001-11-07
申请号：KR1020000020443
申请日：2000-04-18
申请人： 에스케이하이닉스 주식회사
发明人： 홍정균 , 김우현
IPC分类号： H01L21/316
摘要： PURPOSE: A planarization method of an interlayer dielectric is provided to prevent a breakage of a word line by preventing an over dishing using a buffer oxide. CONSTITUTION: After sequentially depositing and patterning a gate oxide, a polysilicon layer, a polysilicide layer, a mask oxide and a mask nitride on a semiconductor substrate(10), a gate is formed by forming on a spacer at both sidewalls of the resultant structure. After sequentially forming an interlayer dielectric(45) and a buffer oxide(50) on the resultant structure, an annealing process is carried out. The buffer oxide(50) and the interlayer dielectric(45) are planarized by CMP(Chemical Mechanical Polishing). After forming a contact hole to expose the gate, a plug polysilicon layer is filled into the contact hole. Then, the resultant structure is planarized by CMP.
摘要翻译：目的：提供层间电介质的平面化方法，以通过防止使用缓冲氧化物的过度凹陷来防止字线断裂。构成：在半导体衬底（10）上顺次沉积和图案化栅极氧化物，多晶硅层，多晶硅层，掩模氧化物和掩模氮化物之后，通过在所得结构的两个侧壁上的间隔物上形成栅极。在所得结构上依次形成层间电介质（45）和缓冲氧化物（50）后，进行退火处理。通过CMP（化学机械抛光）将缓冲氧化物（50）和层间电介质（45）平坦化。在形成接触孔以露出栅极之后，插塞多晶硅层被填充到接触孔中。然后，通过CMP对所得结构进行平面化。

6. 发明授权

KR100313417B1 반도체 소자에서 금속 배선 형성 방법 失效
标题翻译：在半导体器件中形成布线的方法
公开(公告)号：KR100313417B1
公开(公告)日：2001-11-05
申请号：KR1019990023926
申请日：1999-06-24
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 권혁진
IPC分类号： H01L21/28
摘要： 본발명은반도체소자의금속배선형성방법에관한것으로, 금속배선형성시에접착층(adhesion layer) 및금속이온확산방지층역할을하는배리어금속층(barrier layer)이적용되고있는데, 배리어금속층을형성하기전에콘택홀저면을이루는접합부(junction) 표면에에피텍셜실리콘층(epitaxial silicon layer)을형성하고, 이후배리어금속층형성및 후속열공정에의해금속-실리사이드층(metal-silicide layer)을형성하므로써, 열공정동안배리어금속층의금속이에피텍셜실리콘층의실리콘과반응하여균일한두께및 농도를갖는금속-실리사이드층이형성되므로인해기존공정과같이접합부의실리콘과의반응이억제되어, 접합부에서금속-실리사이드층이과도하게형성되거나응집현상이발생하므로인한콘택저항증가및 접합부의누설전류증가등의문제를해결할수 있어, 소자의신뢰성향상및 소자의고집적화, 초고속화를실현시킬수 있는반도체소자의금속배선형성방법에관하여기술된다.

7. 发明公开

KR1020010003418A 반도체 소자의 금속 배선 형성 방법 无效
标题翻译：形成半导体器件金属接线的方法
公开(公告)号：KR1020010003418A
公开(公告)日：2001-01-15
申请号：KR1019990023711
申请日：1999-06-23
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 김호성
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a metal wiring of a semiconductor device is provided to form a Ti/TiN layer used as a metal barrier by an in-situ process. CONSTITUTION: A method for forming a metal wiring of a semiconductor device comprises the following steps. An insulating layer(26) is formed on an upper portion of a semiconductor substrate(21) formed with a gate and a junction region(25). The junction region(25) is exposed by etching a selected portion of the insulating layer(26). A nitrified Ti layer(27) and a TiN layer(28) are deposited in a signal chamber by an in-situ process. A tungsten layer(29) is deposited to bury the nitrified Ti layer(27) and the TiN layer(28) into the contact hole. A metal wiring is formed by patterning the tungsten layer(29). A titanium silicide(30) is formed between the nitrified Ti layer(27) and the semiconductor substrate(21) by performing a thermal process.
摘要翻译：目的：提供一种用于形成半导体器件的金属布线的方法，以通过原位工艺形成用作金属屏障的Ti / TiN层。构成：用于形成半导体器件的金属布线的方法包括以下步骤。绝缘层（26）形成在形成有栅极和接合区域（25）的半导体衬底（21）的上部。通过蚀刻绝缘层（26）的选定部分来暴露接合区域（25）。硝化的Ti层（27）和TiN层（28）通过原位工艺沉积在信号室中。沉积钨层（29）以将硝化的Ti层（27）和TiN层（28）埋入接触孔中。通过图案化钨层（29）形成金属布线。通过进行热处理，在硝化Ti层（27）和半导体基板（21）之间形成硅化钛（30）。

8. 发明公开

KR1020000043899A 반도체 소자의 금속 층간 절연막 형성 방법 无效
标题翻译：用于形成半导体器件的金属介电介质的方法
公开(公告)号：KR1020000043899A
公开(公告)日：2000-07-15
申请号：KR1019980060337
申请日：1998-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 김춘환
IPC分类号： H01L21/31
摘要： PURPOSE: A method for forming a metal interlayer dielectric of a semiconductor device is provided to prevent bowing phenomena by improving a coating process and a curing process of a SOG layer. CONSTITUTION: A method for forming a metal interlayer dielectric of a semiconductor device comprises the following steps. An interlayer dielectric(12) is formed on a substrate formed with various elements to form a semiconductor device(11). A multitude of metal wiring is wired on the interlayer dielectric. A first insulating layer(14) is formed on a whole structure. A SOG(Spin-On Glass) material is coated. A SOG layer(15) is formed on the first insulating layer by curing the coated SOG material under a pressure. A second insulating layer(16) is formed on the SOG layer.
摘要翻译：目的：提供一种用于形成半导体器件的金属层间电介质的方法，以通过改进SOG层的涂覆工艺和固化过程来防止弯曲现象。构成：用于形成半导体器件的金属层间电介质的方法包括以下步骤。在形成有各种元件的基板上形成层间电介质（12）以形成半导体器件（11）。多层金属布线布线在层间电介质上。在整个结构上形成第一绝缘层（14）。涂覆SOG（旋涂玻璃）材料。通过在压力下固化涂覆的SOG材料，在第一绝缘层上形成SOG层（15）。在SOG层上形成第二绝缘层（16）。

9. 发明公开

KR1020000003505A 도핑된 산화막을 이용한 반도체소자의 평탄화 방법 无效
标题翻译：使用掺杂氧化膜的半导体器件的平滑方法
公开(公告)号：KR1020000003505A
公开(公告)日：2000-01-15
申请号：KR1019980024747
申请日：1998-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 김우현 , 손평근
IPC分类号： H01L21/31
摘要： PURPOSE: A flatting method of a semiconductor element is provided to minimize a substrate loss occurring during the contact etching by minimizing the level difference between the cell area and the peripheral circuit area. CONSTITUTION: The flatting of a semiconductor element using a doped oxide film is performed in the process of; laminating a dense structured 1st oxide film and a porous 2nd oxide film one after another by adjusting the voltage delivered from the etching equipment to the wafer support; flowing the 1st and the 2nd oxide films.
摘要翻译：目的：提供半导体元件的平坦化方法，以通过最小化电池区域和外围电路区域之间的电平差来最小化在接触蚀刻期间发生的衬底损耗。构成：使用掺杂氧化物膜的半导体元件的平坦化在以下过程中进行：通过调整从蚀刻设备传送到晶片载体的电压，一个接一个地层叠致密结构的第一氧化膜和多孔的第二氧化膜; 流动第一和第二氧化膜。

10. 发明公开

KR1019990060904A 반도체소자의확산방지막형성방법 失效
公开(公告)号：KR1019990060904A
公开(公告)日：1999-07-26
申请号：KR1019970081150
申请日：1997-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 홍상기 , 김우현
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 확산 방지막 형성 방법에 관한 것으로, 금속 콘택 공정시 확산 방지막(metal barrier film)으로 스퍼터링 방식에 의해 티타늄(Ti)층과 티타늄 나이트라이드(TiN)층을 형성한 후 급속 열처리(RTP)하면, 티타늄 나이트라이드층은 원주형 구조로 형성되고, 티타늄층은 콘택홀 기저부에서 티타늄 실리사이드(TiSi
2 )층으로 된다. 그런데, 티타늄 실리사이드층은 균일한 두께로 형성되지 못하여 금속 배선을 형성하기 위한 텅스텐 증착 공정동안에 원주형 구조의 티타늄 나이트라이드층의 그레인 바운더리와 티타늄 실리사이드층의 얇은 부분을 통해 텅스텐층과 실리콘 기판에 플루오린 원자와 실리콘 원자가 상호 확산되어 접합 파괴, 누설 전류 및 콘택 저항을 증가시켜 소자의 신뢰성을 저하시키는 문제점가 발생된다. 이러한 문제를 해결하기 위하여, 확산 방지막으로 스퍼터링 방식에 의해 티타늄 나이트라이드(TiN)층과 티타늄(Ti)층을 형성한 후 질소가 함유된 가스 분위기에서 급속 열질화 처리(RTN)하면, 티타늄층은 미세 결정구조의 티타늄 나이트라이드층으로 되고, 티타늄 나이트라이드층은 콘택홀 기저부에서 균일한 두께의 티타늄 실리사이드층으로 되며, 티타늄 나이트라이드와 티타늄 실리사이드층 사이에 티타늄 옥사이드(TiO)층이 형성되어 확산 방지 효과를 극대화시킨다.

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